한국통신학회논문지 (The Journal of Korean Institute of Communications and Information Sciences)

한국통신학회 (The Korean Institute of Commucations and Information Sciences)
권호 표지

합선고장을 검출하기 위한 IDDQ 테스트 패턴 생성에 관한 연구

A Study on IDDQ Test Pattern Generation for Bridging Fault Detection

  • 배성환 (한려대학교 멀티미디어정보통신공학과) ;
  • 김대익 (전북대학교 전기전자회로합성연구소) ;
  • 전병실 (전북대학교 전자정보공학부)
  • 발행 : 2000.12.01
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초록

IDDQ 테스팅은 CMOS에서 발생 빈도가 가장 높은 합선고장을 효과적으로 검출할 수 있는 기법이다. 본 논문에서는 테스트 대상 회로의 게이트간에 발생 가능한 모든 단락을 고려하여, 이러한 결함을 효과적으로 검출하기 위한 테스트 패턴 생성기와 고장 시뮬레이터를 구현하였다. 구현된 테스트 패턴 생성기와 고장 시뮬레이터는 O(n2)의 복잡도를 가지는 합선고장을 효과적으로 표현하기 위한 기법과 제안된 테스트 패턴 생성 알고리즘 및 고장 collapsing 알고리즘을 이용하여 빠른 고장 시뮬레이션 수행시간과 높은 고장 검출률을 유지하면서 적은 수의 테스트 패턴의 생성이 가능하다. ISCAS 벤치마크 회로에 대한 실험을 통하여 기존의 다른 방식보다 성능이 우수함을 보여주었다.

키워드

참고문헌

  1. International Symposium on Fault-Tolerant Computing Challenges in fault detection J.A.Abraham
  2. 한국통신학회논문지 v.24 no.12-A 합선고장을 위한IDDQ 테스트 패턴 발생기의 구현 전병실(외)
  3. IDDQ Testing for CMOS VLSI R.Rajsuman
  4. 서울대학교 반도체공동연구소 연구보고서 기능테스트와 IDDQ테스트를 위한 자체 점검BIST회로의 설계 전병실(외)
  5. IEEE VLSI Test Symposium Compact test generation for bridging faults under IDDQ testing R.S.Reddy;I.Pomerantz;S.M.Reddy;S.Kajihara
  6. PHD. Thesis Department of Computer Science State University of New York Evaluation selection and generation of IDDQ tests P.J.Thadikaran
  7. IEICE Trans. INF & SYST. v.E81-D no.7 An iterative improvement method for generating compact tests for IDDQ testing of bridging faults T.Shinogi;T.Hayahi
  8. IEEE Trans. Computers v.45 no.10 Simulation and generation of IDDQ tests for bridging faults in combinational circuits S.Chakravarty;P.J.Thadikaran