한정된 그룹 이동에 의한 위상 기반 회로 분할 방법

A Topology Based Partition Method by Restricted Group Migration

본 논문에서는 다중의 FPGA 칩과 연결 전용 칩으로 구성되어 있는 프로그래밍이 가능한 PCB(Programmable Circuit Board)를 대상으로 주어진 회로를 분할하는 새로운 회로 분할 방법을 제안한다. 여기서 칩들간에는 상호 연결 가능한 배선 위상이 정해져 있으며 사용할 수 잇는 연결선의 수가 고정되어 있다. 그러므로 회로를 PCB상의 다중의 FPGA 칩으로 분할하기 위해서는 기존의 분할 방법과는 달리 칩들간의 연결선에 대한 제한 조건을 고려하여야 하며 이를 위하여 본 논문에서는 주어진 PCB의 모든 제한조건을 고려한 분할 방법을 제안한다. 또한 분할 속도를 개선하면서 보다 좋은 분할 결과를 얻기 위하여 다단계의 클러스터 트리를 생성하여 계층적 분할을 수행한다. 다수의 벤치마크 회로에 대하여 실험한 결과 입력회로들은 주어진 제한 조건들을 모두 만족하면서 분할되었으며 기존의 다중 분할 방법과 비교한 결과에서는 칩간의 연결선의 수가 최대 10 % 적게 사용되었다.

In this paper, we propose a new multi-way circuit partitioning system that partition large circuits to progrmmable circuit board which consist of FPGAs and interconnect components. Here the routing topology among the chips are predetermined and the number of available interconnections are fixed. Since the given constraints are difficult to be satisfied by the previous partition method, we suggest a new multi-way partition method by target restriction that considers all the constraints for the given board. To speed up, we construct a multi-level cluster tree for hierarchical partitioning. Experimental results for several benchmarks show that the our partition method partition them by satisfying all the given constraints and it used up to 10 % fewer interconnections among the chips than the previous K-way partition method.