Proceedings of the Korean Institute of Information and Commucation Sciences Conference (한국정보통신학회:학술대회논문집)
- 2012.05a
- /
- Pages.95-98
- /
- 2012
A 40 MHz to 280 MHz 32-phase CMOS 0.11-${\mu}m$ Delay-Locked Loop
40MHz ~ 280MHz의 동작 주파수와 32개의 위상을 가지는 CMOS 0.11-${\mu}m$ 지연 고정 루프
- Lee, Kwang-Hun (Kumoh National Institute of Technology) ;
- Jang, Young-Chan (Kumoh National Institute of Technology)
- Published : 2012.05.26
Abstract
This paper describes a multiphase delay-locked loop (DLL) that generates a 32-phase output clock over the operating frequency range of 40 MHz to 280 MHz. The matrix-based delay line is used for high resolution of 1-bit delay. A calibration scheme, which improves the linearity of a delay line, is achieved by calibrating the nonlinearity of the input stage of the matrix. The multi-phase DLL is fabricated by using 0.11-
본 논문은 40 MHz에서 280 MHz 동작 주파수에서 32-phase clock을 출력하는 multiphase delay-locked loop (DLL)을 제안한다. 제안된 multiphase DLL은 고해상도의 1-bit delay를 위하여 matrix구조의 delay line을 사용한다. Delay line의 선형성을 향상시키기 위하여 matrix 입력단의 비선형성을 보정할 수 있는 기법이 사용된다. 설계된 multiphase DLL은 1.2 V supply를 이용하는 0.11-