Proceedings of the KIEE Conference (대한전기학회:학술대회논문집)

The Korean Institute of Electrical Engineers (대한전기학회)
권호 표지

Electrical Properties of poly Si layers embedded in metal-oxide-semiconductor structure by using atomic-layer-deposited alumina layers as blocking oxide

원자층 증착법으로 형성된 $Al_{2}O_{3}$ 층을 이용한 MOS 구조에서 폴리 실리콘 층의 전기적 특성에 관한 연구

  • Park, Byoung-Jun (Department of Electrical Engineering and Institute for Nano Science, Korea University) ;
  • Cho, Kyoung-Ah (Department of Electrical Engineering and Institute for Nano Science, Korea University) ;
  • Kim, Sang-Sig (Department of Electrical Engineering and Institute for Nano Science, Korea University)
  • 박병준 (고려대학교 전기전자전파공학부) ;
  • 조경아 (고려대학교 전기전자전파공학부) ;
  • 김상식 (고려대학교 전기전자전파공학부)
  • Published : 2007.07.18
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Abstract

폴리 실리콘 층의 유무에 따른 금속-옥사이드-반도체(MOS) 구조의 소자를 제작하였다. 터널링 산화막과 블로킹 산화막으로는 $Al_{2}O_{3}$ 층을 증착하였으며, 원자층 증착법을 이용하여 제작하였다. 터널링 산화막 층의 두께에 따른 I-V와 C-V 특성을 측정하였다. 전자들이 폴리 실리콘 층에 저장됨에 따라 N-형의 I-V 특성이 관찰되었다. C-V 측정 시에는 반시계 방향의 히스테리시스 특성을 나타내었으며, 전압이 증가할수록 플랫-밴드 전압 이동 폭이 더욱 증가하였다. 이러한 전기적 특성은 전압의 이동에 따른 전자들이 터널링 산화막 층을 통하여 폴리 실리콘 내부에 저장되기 때문이다. 이를 특성들은 폴리 실리콘의 전하 저장 가능성을 보여주는 것이며, 터널링 산화막 층의 두께에 따른 전기적 특성 변화도 관찰하였다.

Keywords