System Packet Interfae Level 4 Phase 2의 수신부 설계

Design for Receive Unit of System Packet Interface Level 4 Phase 2

시스템 패킷 인터페이스 4레벨 2단계(System Packet Interface Leve1 4 Phase 2)는 10Gbps 이더넷 응용뿐만 아니라, OC-192 대역폭의 ATM 및 POS를 통한 패킷 또는 셀 전송을 위한 물리계층과 링크계층 소자간의 인터페이스이다. 본 논문에서는 시스템 패킷 인터페이스 4레벨 2단계(SPI-4.2)에 대한 연구와 C언어를 이용한 성능평가를 토대로 모듈을 VHDL언어를 이용하여 설계하였다. 성능평가시 확인된 짧은 패킷이 유입되었을 때 PCW와 다음 PCW의 거리를 16바이트 이상을 유지하기 위해 ICW가 삽입되어 많은 오버헤드를 발생시켰다. 작은 패킷이 유입되었을 때 오버헤드를 최소화하기 위해 ICW생성을 최대한 제한하게 설계하여 짧은 패킷 유입시의 오버헤드를 감소하는 SPI-4.2 인터페이스 수신부 모듈을 설계하였다. 설계한 모듈은 라인당 720Mbps를 지원하여 총 대역폭이 11.52Gb/s의 전송률을 나타내어 더욱 안정적으로 패킷을 인터페이스 할 수 있다. XilinxISE 5.1i 툴을 이용하여 VHDL언어로 설계하였고, Model_SIM 5.6a를 이용하여 시뮬레이션 하였다. SPI-4.2 인터페이스 모듈은 기가비트/테라비트 라우터, 광학 크로스바 스위치 및 SONET/SDH 기반의 수신 시스템에서 라인카드로 사용할 경우 적합할 것으로 사료된다.