• 대한임베디드공학회논문지
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• 제11권2호
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• pp.117-123
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• 2016

In general, PCM (Phase Change Memory) is unsuitable as a main memory because it has limitations: high read/write latency and low endurance. However, the DRAM&PCM hybrid memory with the same level is one of the effective structures for a next generation main memory because it can utilize an advantage of both DRAM and PCM. Therefore, it needs an effective page management method for exploiting each memory characteristics dynamically and adaptively. So we aim reducing an access time and write count of PCM by using an effective page replacement. According to our simulation, the proposed algorithm for the DRAM&PCM hybrid can reduce the PCM access count by around 60% and the PCM write count by 42% given the same PCM size, compared with Clock-DWF algorithm.

• 반도체디스플레이기술학회지
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• 제21권3호
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• pp.1-6
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• 2022

Modern computer systems usually have special hardware for operations used in deep learning workload even edge computing environment. Non-volatile memories (NVMs) have been considered for alternative memory storage because they consume little static energy and occupy small area. However, there is a problem for NVMs to be directly adopted. An NVM cell has limited write endurance, so that the lifetime of NVM-based memory system is much shorter than that of conventional memory system. To overcome this problem for the deep learning system, this paper proposes a novel method to extend the lifetime based on the analysis of the deep learning workloads. If an incoming block has more than a predefined number of frequently used values, the cacheline is defined as write friendly block. During the victim selection, the cacheline has lower possibility to be chosen as victim. The experimental results show that the lifetime is increased by about 50% and energy consumption is decreased by 3% with a little performance hurt.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권1호
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• pp.7-14
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• 2017

Due to the recent advances in Phage-Change Memory (PCM) technologies, a new memory hierarchy of computer systems with PCM is expected to appear. In this paper, we present a new page replacement policy that adopts PCM as a high speed swap device. As PCM has limited write endurance, our goal is to minimize the amount of data written to PCM. To do so, we defer the eviction of dirty pages in proportion to their dirtiness. However, excessive preservation of dirty pages in memory may deteriorate the page fault rate, especially when the memory capacity is not enough to accommodate full working-set pages. Thus, our policy monitors the current working-set size of the system, and controls the deferring level of dirty pages not to degrade the system performances. Simulation experiments show that the proposed policy reduces the write traffic to PCM by 160% without performance degradations.

• 정보과학회 컴퓨팅의 실제 논문지
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• 제21권1호
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• pp.88-93
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• 2015

DRAM은 빠른 쓰기/읽기 속도와 무한한 쓰기 횟수로 인해 컴퓨터 시스템에서 주로 메인 메모리로 사용되지만 저장된 데이터를 유지하기 위해 지속적인 전원공급이 필요하다. 반면, PCM은 비휘발성 메모리로 전원공급 없이 저장된 데이터를 유지할 수 있으며 DRAM과 같이 바이트 단위의 접근과 덮어쓰기가 가능하다는 점에서 DRAM을 대체할 수 있는 메모리로 주목받고 있다. 하지만 PCM은 느린 쓰기/읽기 속도와 제한된 쓰기 횟수로 인해 메인 메모리로 사용되기 어렵다. 이런 이유로 DRAM과 PCM의 장점을 모두 활용하기 위한 하이브리드 메인 메모리가 제안되었고 이에 대한 연구가 활발하다. 본 논문에서는 DRAM과 PCM으로 구성된 하이브리드 메인 메모리를 위한 새로운 페이지 교체 기법을 제안한다. PCM의 단점을 보완하기 위해 제안 기법은 PCM 쓰기 횟수를 줄이는 것을 목표로 하며 실험결과에서 알 수 있듯이 본 논문의 제안 기법은 다른 페이지 교체 기법에 비해 PCM 쓰기 횟수를 80.5% 줄인다.

• 한국진공학회지
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• 제18권4호
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• pp.302-309
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• 2009

쇼트키 장벽 관통 트랜지스터에 실리콘 나노점을 부유 게이트로 사용하는 비휘발성 메모리 소자를 제작하였다. 소스/드레인 영역에 어븀 실리사이드를 형성하여 쇼트키 장벽을 생성하였으며, 디지털 가스 주입의 저압 화학 기상 증착법으로 실리콘 나노점을 형성하여 부유 게이트로 이용하였다. 쇼트키 장벽 관통 트랜지스터의 동작 상태를 확인하였으며, 게이트 전압의 크기 및 걸어준 시간에 따른 트랜지스터의 문턱전압의 이동을 관찰함으로써 비휘발성 메모리 특성을 측정하였다. 초기 ${\pm}20\;V$의 쓰기/지우기 동작에 따른 메모리 창의 크기는 ${\sim}5\;V$ 이었으며, 나노점에 충분한 전하 충전을 위한 동작 시간은 10/50 msec 이었다. 그러나 메모리 창의 크기는 일정 시간이 지난 후에 0.4 V로 감소하였다. 이러한 메모리 창의 감소 원인을 어븀 확산에 따른 결과로 설명하였다. 본 메모리 소자는 비교적 안정한 쓰기/지우기 내구성을 보여주었으나, 지속적인 쓰기/지우기 동작에 따라 수 V의 문턱전압 이동과 메모리 창의 감소를 보여주었다. 본 실험 결과를 가지고 실리콘 나노점 부유게이트가 쇼트키 장벽 트랜지스터 구조에 접목 가능하여 초미세 비휘발성 메모리 소자로 개발 가능함을 확인하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권5호
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• pp.546-553
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• 2015

Recently, flash cache is widely adopted as the performance accelerator of legacy storage systems. Unlike other cache media, flash cache should be carefully managed as it has peculiar characteristics such as long write latency and limited P/E cycles. In particular, we make two prominent observations that can be utilized in managing flash cache. First, a serious worn-out problem happens when the working-set of a system is beyond the capacity of flash cache due to excessively frequent cache replacement. Second, more than 50% of data has no hit in flash cache as it is a second level cache. Based on these observations, we propose a cache admission control policy that does not cache data when it is first accessed, and inserts it into the cache only after its second access occurs within a certain time window. This allows the filtering of data disruptive to flash cache in terms of endurance and performance. With this policy, we prolong the lifetime of flash cache 2.3 times without any performance degradations.

• 전자공학회논문지
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• 제52권9호
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• pp.54-62
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• 2015

낸드 플래시 기반의 SSD (Solid-State Drive)는 HDD (Hard Disk Drive) 대비 월등한 성능에도 불구하고 쓰기 회수 제한이라는 태생적 단점을 가지고 있다. 이로 인해 SSD의 수명은 워크로드에 의해 결정되어 SSD의 기술 변화 추세인 SLC (Single Level Cell) 에서 MLC (Multi Level Cell) 로의 전환, MLC에서 TLC (Triple Level Cell) 로의 전환에 있어 큰 도전이 될 수 있다. 기존 연구들은 주로 wear-leveling 또는 하드웨어 아키텍처 측면에서 SSD의 수명 개선을 다루었으나, 본 논문에서는 호스트가 요청한 쓰기에 대해 SSD가 낸드플래시 메모리를 통해 처리하는 수명관점의 효율성을 대변하는 WAF (Write Amplification Factor) 관점에서 Host I/O 스택 중 파일 시스템, I/O 스케줄러, 링크 전력에 대해 JEDEC 엔터프라이즈 워크로드를 이용해 I/O 스택 최적 구성에 대해 실험적 분석을 수행하였다. WAF는 SSD의 FTL의 효율성을 측정하는 지표로 수명관점에서 가장 객관적으로 사용한다. I/O 스택에 대한 수명 관점의 최적 구성은 MinPower-Dead-XFS로 최대 성능 조합인 MaxPower-Cfq-Ext4에 비해 성능은 13% 감소하였지만 수명은 2.6 배 연장됨을 확인하였다. 이는 I/O 스택의 최적화 구성에 있어, SSD 성능 관점뿐만 아니라 수명 관점의 고려에 대한 유의미를 입증한다.

• 전기전자학회논문지
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• 제24권1호
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• pp.161-169
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• 2020

무선충전기, USB 타입-C 등의 응용에 사용되는 MCU 칩은 제조 원가를 줄이기 위해 3~5개의 추가 공정 마스크가 필요한 DP-EEPROM(Double Poly EEPROM)보다는 추가 마스크가 한 장 이내이면서 메모리 셀 사이즈가 작은 MTP(Multi-Time Programmable) 메모리가 요구된다. 그리고 E/P(Erase/Program) cycling에 따른 MTP 메모리 셀의 endurance 특성과 데이터 retention 특성을 좋게 하기 위해서 V_TP(Program Threshold Voltage)와 V_TE(Erase Threshold Voltage)의 산포는 좁은 것이 필요하다. 그래서 본 논문에서는 short pulse의 erase와 program pulse를 여러 번 수행하면서 목표 전류와 비교한 뒤 전류스펙을 만족하면 더 이상 program이나 erase 동작을 수행하지 않게 하므로 program V_T 산포나 erase V_T 산포를 줄이는 알고리즘과 current-type BL S/A(Bit-Line Sense Amplifier) 회로, WM(Write Mask) 회로, BLD(BL Driver) 회로를 제안하였다. 매그나칩반도체 0.13㎛ 공정으로 제작된 256Kb MTP 메모리 웨이퍼에서 동작 모드에 맞게 정상적으로 동작하는 것을 확인할 수 있다.

• 한국인터넷방송통신학회논문지
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• 제19권6호
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• pp.139-144
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• 2019

비휘발성 메모리는 높은 용량과 DRAM에 준하는 수준의 접근 성능을 제공하여 차세대 메모리 기술로 각광을 받고 있다. 최근 미국 반도체 시장을 중심으로 비휘발성 메모리가 상용화 되면서 그 활용 방법에 대한 관심은 더욱 고조되고 있다. 그러나 비휘발성 메모리는 쓰기 연산 시 셀이 마모되는 물리적 특성을 가지고 있어 마모 평준화를 수행하지 않으면 특정 셀의 과도한 마모로 메모리의 용량이 감소되는 현상이 발생할 수 있다. 본 논문은 현재 균형 이진 탐색 트리로 널리 사용되고 있는 레드-블랙 트리(Red-black tree)가 비휘발성 메모리 위에서 동작할 때 잦은 리밸런싱 동작이 트리의 상위 레벨 노드들의 빈번한 쓰기를 발생시켜 특정 셀의 마모를 가속화 시킨다는 것을 관찰하고, 이를 해결하기 위한 새로운 형태의 레드-블랙 트리를 제안한다. 실제 시스템에서 추출한 레드-블랙 트리 접근 트레이스를 활용한 성능평가에서 제안된 레드-블랙 트리는 기존 자료구조 대비 셀 간의 쓰기 횟수 편차를 최대 12.5% 감소시킴을 보여주었다.

• 한국컴퓨터정보학회논문지
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• 제21권5호
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• pp.1-10
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• 2016

Magnetic disks have been used for decades in auxiliary storage devices of computer systems. In recent years, the use of NAND flash memory, which is called SSD, is increased as auxiliary storage devices. However, NAND flash memory, unlike traditional magnetic disks, necessarily performs the erase operation before the write operation in order to overwrite data and this leads to degrade the system lifetime and performance of overall NAND flash memory system. Moreover, NAND flash memory has the lower endurance, compared to traditional magnetic disks. To overcome this problem, this paper proposes EPET (Enhanced Prediction and Elapsed Time) wear leveling technique, which is especially efficient to portable devices. EPET wear leveling uses the advantage of PET (Prediction of Elapsed Time) wear leveling and solves long-term system failure time problem. Moreover, EPET wear leveling further improves space efficiency. In our experiments, EPET wear leveling prolonged the first bad time up to 328.9% and prolonged the system lifetime up to 305.9%, compared to other techniques.