• ETRI Journal
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• 제39권4호
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• pp.605-613
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• 2017

Simulated fault injection (SFI) is widely used to assess the effectiveness of fault tolerance mechanisms in safety-critical embedded systems (SCESs) because of its advantages such as controllability and observability. However, the long test time of SFI due to the large number of test cases and the complex simulation models of modern SCESs has been identified as a limiting factor. We present a method that can accelerate an SFI tool using a checkpoint forwarding (CF) technique. To evaluate the performance of CF-based SFI (CF-SFI), we have developed a CF mechanism using Verilog fault-injection tools and two systems under test (SUT): a single-core-based co-simulation model and a triple modular redundant co-simulation model. Both systems use the Verilog simulation model of the OpenRISC 1200 processor and can execute the embedded benchmarks from MiBench. We investigate the effectiveness of the CF mechanism and evaluate the two SUTs by measuring the test time as well as the failure rates. Compared to the SFI with no CF mechanism, the proposed CF-SFI approach reduces the test time of the two SUTs by 29%-45%.

• 한국산학기술학회논문지
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• 제16권1호
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• pp.683-690
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• 2015

FFT(Fast Fourier Transform) 알고리즘에는 DIT(Decimation-In-Time)와 DIF(Decimation-In-Frequency)가 있다. DIF 알고리즘은 Radix-2/4/8 등의 다양한 종류와 그 구현 방법이 개발되어 사용되고 잇으나, DIT 알고리즘은 순차적인 출력을 낼 수 있는 장점이 있음에도 불구하고 다양한 알고리즘이 연구되지 못하였다. 이 논문에서는 새로운 DIT Radix-4 FFT의 나비연산기(butterfly) 구조를 제안하고 검증하였다. 제안 구조를 사용하여 64-point FFT 구조를 설계하고 Verilog로 코딩하여 구현함으로써 제안 구조의 효용성을 입증하였다. 48개의 곱셈기를 사용하여 합성하였으며 678만 게이트 수를 나타내었다. 따라서 제안된 DIT Radix-4 FFT 구조는 순차적인 FFT 출력을 필요로 하는 OFDM 통신용 SoC(System on a Chip)에 사용될 수 있을 것이다.

• 한국통신학회논문지
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• 제27권1A호
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• pp.66-72
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• 2002

본 논문에서 구현한 GenJTAG은 기판 수준의 테스팅을 위한 정보와 BIST(Built-In Self Test)에 대한 정보를 입력으로 받아 verilog-HDL 코드로 기술된 경계 주사 회로를 자동 생성해 주는 설계 자동화 툴이다. 대부분이 상용 툴들은 생성된 회로를 게이트 수준의 회로로 제공하기 때문에 사용자가 선택적으로 사용할 수 있는 BIST 관련 명령어를 회로에 추가하기가 어려운데 반해, 본 논문에서 구현한 툴은 사용자가 정의한 정보에 의해 BIST 관련 명령어를 지원할 수 있는 behavioral 코드의 경계 주사 회로를 생성하여 준다. 또한 behavioral 코드를 제공함으로써 사용자에 의한 수정을 용이하도록 하였다.

• Nuclear Engineering and Technology
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• 제45권4호
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• pp.477-488
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• 2013

The PLC (Programmable Logic Controller) has been widely used to implement real-time controllers in nuclear RPSs (Reactor Protection Systems). Increasing complexity and maintenance cost, however, are now demanding more powerful and cost-effective implementation such as FPGA (Field-Programmable Gate Array). Abandoning all experience and knowledge accumulated over the decades and starting an all-new development approach is too risky for such safety-critical systems. This paper proposes an RPS software development process with a platform change from PLC to FPGA, while retaining all outputs from the established development. This paper transforms FBD designs of the PLC-based software development into a behaviorally-equivalent Verilog program, which is a starting point of a typical FPGA-based hardware development. We expect that the proposed software development process can bridge the gap between two software developing approaches with different platforms, such as PLC and FPGA. This paper also demonstrates its effectiveness using an example of a prototype version of a real-world RPS in Korea.

• 대한전자공학회논문지SD
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• 제44권6호
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• pp.34-41
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• 2007

본 논문에서 제안한 FSM 기반의 프로그래머블 BIST(Built-In Self-Test)는 플래시 메모리를 테스트하기 위한 기조의 알고리즘들을 코드화 하여 그 중에서 선택된 알고리즘의 명령어 코드를 받아서 플래시 메모리 테스트를 수행한다. 또한 제안하는 구조는 각 알고리즘에 대한 테스트 절차를 간단하게 한다. 이외에도 플래시 메모리 BIST를 재구성하는데 걸리는 시가도 기조의 BIST와 비교해 볼 때 매우 적다. 우리가 제안한 BIST 구조는 자동적으로 Verilog 코드를 생성해주는 프로그래머블 플래시메모리 BIST 생성기이다. 만약 제안된 방법을 실험하게 되면, 제안된 방법은 이전의 방법들과 비교해서 크기도 더 작을 뿐만 아니라 융통성 면에서도 좋은 성과를 얻었다.

• Journal of Platform Technology
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• 제12권2호
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• pp.58-63
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• 2024

CNN은 이미지 인식분야에서 높은 성능을 보이지만 반복적인 학습이 진행될 경우 많은 데이터 연산처리로 인한 시스템 자원부족으로 학습 시간이 오래 걸리고 많은 전력을 소모한다는 단점이 있다. 이에 본 논문에서는 합성곱 신경망 연산처리의 핵심 요소인 곱셈 프로세싱 엘리먼트에서 곱셈연산을 수행할 때 발생되는 스위칭 엑티비티를 줄이기 위해 승수와 피승수의 교환율을 늘리는 저전력 부스 곱셈기를 기반으로 하는 프로세싱 엘리먼트를 제안한다. 합성곱 신경망 병렬 연산처리를 지원하는 저전력 곱셈 프로세싱 엘리먼트는 Verilog-HDL을 사용하여 설계되었고, Intel DE1-SoC FPGA Board에 구현하였다. 실험은 성능평가에 대표적으로 MNIST의 숫자 이미지 데이터베이스를 대상으로 기존 제안된 곱셈기의 교환율과 비교하여 성능을 검증하였다.

• 전기전자학회논문지
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• 제18권3호
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• pp.305-312
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• 2014

기존의 Verilog테스트벤치로 원전용 안정등급 제어기기와 같이 복잡하고 높은 신뢰도를 요구하는 모듈의 테스트는 수작업으로만 수행된 결과를 가지고 RTL단계의 검증을 마무리하기에는 현실적으로 많은 시간과 노력이 필요하다. UVM은 기존의 테스트벤치의 한계점을 보완하는 계층적 테스트벤치의 구조를 갖고 있어 DUT의 검증을 위한 테스트개선에 대해 테스트벤치의 수정을 간편하게 할 수 있다. 비록 구축과정이 다소 복잡하긴 하지만 테스트 벤치의 컴포넌트들인 driver나 sequence 등을 사용함으로 constraint random test를 가능하게 하여 test vector 작성을 편리하게 한다. 본 논문에서는 기존의 테스트벤치와 계층적 테스트벤치인 UVM테스트벤치를 사용하여 실제 시뮬레이션 하고 커버리지를 분석하여 코드커버리지를 간편하게 향상 할 수 있음을 보였다.

• Journal of Electrical Engineering and Technology
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• 제12권5호
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• pp.2014-2020
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• 2017

A compact current model applicable to both single-gate (SG) and double-gate (DG) tunneling field-effect transistors (TFETs) is presented. The model is based on Kane's band-to-band tunneling (BTBT) model. In this model, the well-known and previously-reported quasi-2-D solution of Poisson's equation is used for the surface potential and length of the tunneling path in the tunneling region. An analytical tunneling current expression is derived from expressions of derivatives of local electric field and surface potential with respect to tunneling direction. The previously reported correction factor with three fitting parameters, compensating for superlinear onset and saturation current with drain voltage, is used. Simulation results of the proposed TFET model are compared with those from a technology computer-aided-design (TCAD) simulator, and good agreement in all operational bias is demonstrated. The proposed SG/DG-TFET model is developed with Verilog-A for circuit simulation. A TFET inverter is simulated with the Verilog-A SG/DG-TFET model in the circuit simulator; the model exhibits typical inverter characteristics, thereby confirming its effectiveness.

• 한국멀티미디어학회논문지
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• 제1권2호
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• pp.154-161
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• 1998

본 연구에서는 영상 데이터를 실시간으로 처리하기 위해 병렬처리기 및 병렬 기억장치 구조를 제안하였으며, 많은 영상 데이터 중에서 문화재 영상을 대상으로 하였다. 기존의 영상 인식 및 검색 알고리즘은 병렬화하기에 적합하지 않아서 병렬화 가능한 알고리즘을 제안하였고, 제안된 알고리즘을 부분적으로 병렬화하고, 적합한 병렬 기억장치 및 병렬처리기 구조를 제안한 다음 CADENCE사의 모의실험 패키지인 Verilog-XL을 이용해서 모의실험 하였다. 그 결과 81배의 속도향상을 볼 수 있었다.

• 한국정보통신학회논문지
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• 제7권3호
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• pp.384-389
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• 2003

새로운 two-step SOVA 복호기 구조가 제안된다. Trace-back단의 survivor memory에 dual-port RAM 개념이 적용되어, 기존 two-step SOVA 방식에 비해서 복호 지연의 현격한 감소가 가능해진다. Path metric 차이의 절대값이 ACS단 내부에서 계산됨으로써, 기존 two-step SOVA 방식에 비해 시스템의 복잡성이 크게 줄어든다. 제안된 SOVA 복호기 구조는 verilog HDL로 기술되어 동작 시뮬레이션을 거쳐 구조의 타당성이 검증되었으며, FPGA로 구현되었다. 구현된 SOVA복호기는 종래의 비터비 복호기에 가까운 데이터 처리율을 보여주었으며, 구현에 사용된 FPGA 소자 자원은 종래의 비터비 복호기의 약 1.5배 정도이다.