• 한국농림기상학회지
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• 제8권2호
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• pp.68-76
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• 2006

A thermal time-based two-step phenological model was used to project flowering dates of Japanese cherry in South Korea from 1941 to 2100. The model consists of two sequential periods: the rest period described by chilling requirement and the forcing period described by heating requirement. Daily maximum and minimum temperature are used to calculate daily chill units until a pre-determined chilling requirement for rest release is met. After the projected rest release date, daily heat units (growing degree days) are accumulated until a pre-determined heating requirement for flowering is achieved. Model calculations using daily temperature data at 18 synoptic stations during 1955-2004 were compared with the observed blooming dates and resulted in 3.9 days mean absolute error, 5.1 days root mean squared error, and a correlation coefficient of 0.86. Considering that the phonology observation has never been fully standardized in Korea, this result seems reasonable. Gridded data sets of daily maximum and minimum temperature with a 270 m grid spacing were prepared for the climatological years 1941-1970 and 1971-2000 from observations at 56 synoptic stations by using a spatial interpolation scheme for correcting urban heat island effect as well as elevation effect. A 25km-resolution temperature data set covering the Korean Peninsula, prepared by the Meteorological Research Institute of Korea Meteorological Administration under the condition of Inter-governmental Panel on Climate Change-Special Report on Emission Scenarios A2, was converted to 270 m gridded data for the climatological years 2011-2040, 2041-2070 and 2071-2100. The model was run by the gridded daily maximum and minimum temperature data sets, each representing a climatological normal year for 1941-1970, 1971-2000, 2011-2040, 2041-2070, and 2071-2100. According to the model calculation, the spatially averaged flowering date for the 1971-2000 normal is shorter than that for 1941-1970 by 5.2 days. Compared with the current normal (1971-2000), flowering of Japanese cherry is expected to be earlier by 9, 21, and 29 days in the future normal years 2011-2040, 2041-2070, and 2071-2100, respectively. Southern coastal areas might experience springs with incomplete or even no Japanese cherry flowering caused by insufficient chilling for breaking bud dormancy.

• 한국컴퓨터그래픽스학회논문지
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• 제26권3호
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• pp.123-131
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• 2020

본 연구는 10만 개 이상의 움직이는 파티클 각각이 발광원으로서 존재할 때 라이팅을 위한 실시간 렌더링 알고리즘을 제안한다. 각 라이트의 영향 범위를 동적으로 파악하기 위해 2개의 3D 텍스처를 사용하며 첫 번째 텍스처는 라이트 색상 두 번째 텍스처는 라이트 방향 정보를 가진다. 각 프레임마다 두 단계를 거친다. 첫 단계는 Compute shader 기반으로 3D 텍스처 초기화 및 렌더링에 필요한 파티클 정보를 갱신하는 단계이다. 이때 파티클 위치를 3D 텍스처의 샘플링 좌표로 변환 후 이 좌표를 기반으로 첫 번째 3D 텍스처엔 해당 복셀에 대해 영향을 미치는 파티클 라이트들의 색상 총합을, 그리고 두 번째 3D 텍스처에 해당 복셀에서 파티클 라이트들로 향하는 방향벡터들의 총합을 갱신한다. 두 번째 단계는 일반 렌더링 파이프라인을 기반으로 동작한다. 먼저 렌더링 될 폴리곤 위치를 기반으로 첫 번째 단계에서 갱신된 3D 텍스처의 정확한 샘플링 좌표를 계산한다. 샘플링 좌표는 3D 텍스쳐의 크기와 게임 월드의 크기가 1:1로 대응하므로 픽셀의 월드좌표를 그대로 샘플링 좌표로 사용한다. 샘플링한 픽셀의 색상과 라이트의 방향벡터를 기반으로 라이팅 처리를 수행한다. 3D 텍스처가 실제 게임 월드와 1:1로 대응하며 최소 단위를 1m로 가정하는데 1m보다 작은 영역의 경우 해상도 제한에 의한 계단 현상 등의 문제가 발생한다. 이러한 문제를 개선하기 위한 텍스처 샘플링 시 보간 및 슈퍼 샘플링을 수행한다. 한 프레임을 렌더링하는데 소요된 시간을 측정한 결과 파티클이 라이트의 개수가 262144개일 때 Forward Lighting 파이프라인에서 146ms, deferred Lighting 파이프라인에서 46ms 가 소요되었으며, 파티클 라이트의 개수가 1024576개일 때 Forward Lighting 파이프라인에서 214ms, Deferred Lighting 파이프라인에서 104ms 가 소요되었다.

• 대한전자공학회논문지SD
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• 제48권5호
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• pp.25-33
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• 2011

본 논문에서는 CIS 응용을 위해 제한된 폭을 가지는 10비트 50MS/s 0.13um CMOS 3단 파이프라인 ADC를 제안한다. 통상 CIS에 사용되는 아날로그 회로에서는 수용 가능한 조도 범위를 충분히 확보하기 위해 높은 전원전압을 사용하여 넓은 범위의 아날로그 신호를 처리한다. 그 반면, 디지털 회로에서는 전력 효율성을 위해 낮은 전원전압을 사용하므로 제안하는 ADC는 해당 전원전압들을 모두 사용하여 넓은 범위의 아날로그 신호를 낮은 전압 기반의 디지털 데이터로 변환하도록 설계하였다. 또한 2개의 잔류 증폭기에 적용한 증폭기 공유기법은 각 단의 증폭동작에 따라 전류를 조절함으로써 증폭기의 성능을 최적화 하여 전력 효율을 더욱 향상시켰다. 동일한 구조를 가진 3개의 FLASH ADC에서는 인터폴레이션 기법을 통해 비교기의 입력 단 개수를 절반으로 줄였으며, 프리앰프를 제거하여 래치만으로 비교기를 구성하였다. 또한 래치에 입력 단과 출력 단을 분리하는 풀-다운 스위치를 사용하여 킥-백 잡음으로 인한 문제를 최소화하였다. 기준전류 및 전압회로에서는 온-칩 저 전력 전압구동회로만으로 요구되는 정착시간 성능을 확보하였으며, 디지털 교정회로에는 신호특성에 따른 두 종류의 레벨-쉬프트 회로를 두어 낮은 전압의 디지털 데이터가 출력되도록 설계하였다. 제안하는 시제품 ADC는 0.35um thick-gate-oxide 트랜지스터를 지원하는 0.13um CMOS로 제작되었으며, 측정된 DNL 및 INL은 10비트에서 각각 최대 0.42LSB, 1.19LSB 수준을 보이며, 동적 성능은 50MS/s 동작속도에서 55.4dB의 SNDR과 68.7dB의 SFDR을 보인다. 시제품 ADC의 칩 면적은 0.53$mm^2$이며, 2.0V의 아날로그 전압, 2.8V 및 1.2V 등 두 종류의 디지털 전원전압에서 총 15.6mW의 전력을 소모한다.