• 제목/요약/키워드: test coverage

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RTL 회로를 위한 테스트 용이도 기반 비주사 설계 기법 (A Non-Scan Design-For-Test Technique for RTL Controllers/Datapaths based on Testability Analysis)

  • 김성일;양선웅;김문준;박재흥;김석윤;장훈
    • 한국정보과학회논문지:시스템및이론
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    • 제30권2호
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    • pp.99-107
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    • 2003
  • 본 논문에서는 RTL 회로에 대한 테스트 용이도 분석방식과 테스트 용이화 설계 방식을 제안한다. RTL 회로에 대하여 제어도와 관측도를 분석하고 테스트 용이도를 높이기 위하여 테스트용 멀티플렉서의 삽입 위치를 결정한다. 그리고 삽입해야 할 테스트용 멀티플렉서의 우선순위를 결정하여 우선순위가 높은 몇 개의 테스트용 멀티플렉서만을 삽입한다. 제안하는 테스트 용이화 설계 방식은 우선순위가 높은 멀티플렉서만을 삽입함으로써 면적 오버헤드를 최소할 수 있다. 실험을 통해 주사 방식을 적용했을 때보다 적은 면적 증가율을 보이며, 높은 고장 검출율과 테스트 패턴의 효율을 얻을 수 있다. 그리고 주사 방식에 비해 테스트 패턴을 삽입하는데 필요한 시간이 적음을 확인하였다.

저압 인입선에서의 고속 전력선통신 특성 분석 (Performance Characteristics of Broadband PLC at Out-door Field Test-bed)

  • 박병석;유동희;현덕화;최영림
    • 전력전자학회논문지
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    • 제10권3호
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    • pp.264-273
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    • 2005
  • 별도의 통신선 없이도 고속 통신채널을 구현할 수 있는 고속 전력선 통신 분야는 활용측면에서 유용성이 매우 높아 기술개발과 발전이 급격히 이루어지고 있다. 그러나 전력선 통신의 특성상 채널의 범용적인 모델의 구성과 해석이 불가능하여 이론적인 성능특성을 파악하기가 힘들다. 따라서 개발된 기술의 평가 및 성능 분석에 있어 정확한 기준이 모호하다. 본 논문에서는 전력선 통신 기술의 특성과 성능을 분석하기 위하여, 실 단독주택 수용가에 인터넷 접속 환경을 구축하고 다양한 시험을 수행하였다. 개발된 전력선 통신 모뎀과 통신망의 구성을 소개하고 성능측정을 수행한 결과를 토대로 현 단계에서의 기술을 분석하고, 전력선 통신망에 대한 운영상의 적정 노드 및 가입자망 전송 섹터범위 등의 사항에 대하여 기술하였다.

코드 기반 기법을 이용한 디지털 회로의 스캔 테스트 데이터와 전력단축 (Reduction of Test Data and Power in Scan Testing for Digital Circuits using the Code-based Technique)

  • 허용민;신재흥
    • 전자공학회논문지 IE
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    • 제45권3호
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    • pp.5-12
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    • 2008
  • 디지털 논리회로의 테스트 데이터와 전력소비를 단축시킬 수 있는 효율적인 테스트 방법을 제안한다. 제안 하는 테스트 방법은 테스트장비내의 테스트 데이터 저장 공간을 줄이는 하이브리드 run-length 인코딩 벙법에 기초하고, 수정된 Bus-invert 코딩 방법과 스캔 셀 설계를 제안하여, 스캔 동작시의 개선된 전력 단축효과를 가져온다. ISCAS'89 벤치마크 회로의 실험결과 고장 검출율의 저하 없이 평균 전력은 96.7%, 피크전력은 84%의 단축을 보이며 테스트 데이터는 기존 방법보다 78.2%의 압축을 갖는다.

이웃 패턴 감응 고장을 위한 효과적인 메모리 테스트 알고리듬 (An Effective Memory Test Algorithm for Detecting NPSFs)

  • 서일석;강용석;강성호
    • 대한전자공학회논문지SD
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    • 제39권11호
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    • pp.44-52
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    • 2002
  • 반도체 기술의 발달로 인하여 메모리가 고집적화 됨에 따라 테스트의 복잡도와 시간도 같이 늘어나게 되었다. 실제로 널리 쓰이는 메모리 테스트 방법인 March 알고리듬은 DRAM에서 발생되는 고장을 검출하기 위해 고안된 것이다. 그러나 DRAM의 집적도가 증가함으로 반드시 고려해야 하는 이웃 패턴 감응 고장을 기존의 March 알고리듬으로는 테스트할 수 없고 DRAM의 이웃 패턴 감응 고장을 테스트하기 위한 기존 알고리듬들은 메모리 셀의 개수를 n이라고 할 때 $O(N^2)$의 복잡도를 갖기 때문에 테스트 시간을 많이 소요하게 된다. 본 논문에서는 메모리 테스트에 많이 쓰이는 March 알고리듬을 확장하여 메모리의 이웃 패턴 감응 고장 검출율을 효과적으로 높일 수 있는 알고리듬을 제안하였다.

Hypersensitivity Reaction to Perioperative Drug Mistaken for Local Anesthetic Systemic Toxicity in a Patient under Brachial Plexus Block

  • Jun, Jee Young;Kim, Youn Jin;Kim, Jong Hak;Han, Jong In
    • 고신대학교 의과대학 학술지
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    • 제33권3호
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    • pp.468-476
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    • 2018
  • Perioperative anaphylaxis, although rare, is a severe, life-threatening unexpected systemic hypersensitivity reaction. Simultaneous administration of various drugs during anesthesia, the difficulty of communicate with patients in sedation and anesthesia, and coverage of the patient with surgical drapes are considered to be factors that impede early recognition of anaphylactic reactions. It is very important to perform an intradermal skin test because antibiotics are the most common cause of perioperative anaphylaxis. We report a case of negative-intradermal skin test antibiotic anaphylaxis mistaken for local aesthetic systemic toxicity without increase of serum tryptase for confirmative diagnostic biomaker during surgery under brachial plexus block. It is not possible to exclude the danger of anaphylaxis completely, even if it is negative-intradermal skin test and normal tryptase level. Therefore, anesthesiologists should be closely monitored and treated early for antibiotics related hypersensitive reaction, like other medicines during anesthesia.

고성능 전류감지기를 이용한 Specification 기반의 아날로그 회로 테스트 (Specification-based Analog Circuits Test using High Performance Current Sensors)

  • 이재민
    • 한국멀티미디어학회논문지
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    • 제10권10호
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    • pp.1260-1270
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    • 2007
  • 테스트 기술자들에게 아날로그 회로(또는 혼합신호 회로)의 테스트와 진단은 여전히 어려운 문제여서 이를 해결할 수 있는 효과적인 테스트 방법이 크게 요구된다. 본 논문에서는 time slot specification(TSS) 기반의 내장 전류감지기(Built-in Current Sensor)를 이용한 새로운 아날로그 회로의 테스트 기법을 제안한다. 또한 TSS에 기반 하여 고장 위치를 찾아내고 고장의 종류를 구별해 내는 방법을 제시한다. TSS 기법과 함께 제안하는 내장 전류감지기는 높은 고장 용이도와 높은 고장 검출을 그리고 아날로그 회로내 강고장과 약고장에 대한 높은 진단율을 갖는다. 제안하는 방법에서는 주출력과 전원단자등을 테스트 포인트로 사용하고 전류감지기를 자동 테스트 장치(Automatic Test Equipment)에 구성하므로써 테스트 포인트 선택과정의 복잡도를 줄일 수 있다. 내장 전류 감지기의 디지털 출력은 아날로그 IC 테스트를 위한 내장 디지털 테스트 모듈과 쉽게 연결된다.

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시스템 온 칩(system-on-a-chip) 내부 코어들의 전력소모 변화를 고려한 새로운 테스트 스케쥴링 알고리듬 설계 (A Novel Test Scheduling Algorithm Considering Variations of Power Consumption in Embedded Cores of SoCs)

  • 이재민;이호진;박진성
    • 디지털콘텐츠학회 논문지
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    • 제9권3호
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    • pp.471-481
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    • 2008
  • 전력소모를 고려한 테스트 스케줄링은 회로의 복잡도가 높은 SoC 시스템을 테스트할 경우 제한된 전력 소모량 내에서 고장 검출율을 높일 수 있고 테스트 시간을 단축 할 수 있는 효과적인 방법이다. 본 논문에서는 제한된 전력소모량 내에서 효율적으로 테스트를 수행하기 위한 테스트 자원의 모델링 방법 및 테스트 스케줄링 알고리듬을 제안하고 그 유효성을 검증한다. 테스트 자원의 모델링 방법으로는 전력사용량의 최고점과 차고점을 이용한 방법 및 소모 전력의 변화량에 따라 테스트 자원을 분할하는 방법을 제시한다. 또한 테스트 자원과 코어의 상관관계를 이용하여 동시 사용가능한 최대 코어 수를 생성하는 확장나무성장 그래프 생성 알고리듬 및 전력의 최적화가 가능한 전력 소모량 변이 그래프 생성 알고리듬으로 구성된 휴리스틱(heuristic) 테스트 스케줄링 알고리듬을 제안하고 이전의 알고리듬과 비교한다.

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다중계층 프로토콜 시험 방법 (Multi-protocol Test Method:MPTM)

  • 이수인;박용범;김명철
    • 한국정보과학회논문지:정보통신
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    • 제28권3호
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    • pp.377-388
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    • 2001
  • 하나의 시험 스위티를 가지고 다중 계층 프로토콜 시험대상(Implementation Under Test: IUT)을 시험하는 방안이 제안되었다[1] 기존 방법과 비교하여 이방법은 상위 프로토콜에 적용하는 단일 계층 시험 방법과 하위 프로토콜에 적용하는 내포 시험 방법을 조합하여 적용함으로써 다중 계층 프로토콜 시험 대상을 시험한다. 그러나 논문[1]은 접근 방법만 제시하였을뿐 어떻게 시험 경우를 자동으로 도출할 것인지에 대해서는 고려하지 않고 있다. 본 논문은 논문[1]에 기초하여 다중 계층 프로토콜 시험 경우 자동 생성알고리즘을 제안한다. 이를 위해 시험대상 프로토콜을 두 개의 FSM으로 정의하고 두 FSM에 대하여 pre-execution 과 carried-by 로 구성되는 트랜지션의 수행 관계를 정의한다. 제안한 알고리즘을 구현하여 간략화한 TCP/IP와 B-ISDN Signaling/Service Specific Connection Oriented Protocol (SSCOP)에 적용한다. 본논문의 다중 계층 프로토콜 시험방법은 프로토콜 사이의 인터페이스가 개방되지 않은 경우에도 시험이 가능하며 기존 시험방법에 비해서 적은 시험 경우로 동이한 커버리지를 갖는다

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1대1 요구사항 모델링을 통한 테스트 케이스 자동 생성 (Automatic Test Case Generation Through 1-to-1 Requirement Modeling)

  • 오정섭;최경희;정기현
    • 정보처리학회논문지D
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    • 제17D권1호
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    • pp.41-52
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    • 2010
  • 생성된 테스트 케이스와 요구사항과의 연관관계가 중요하지만, 모델을 이용한 테스트 케이스 자동생성에서는 모델이 요구사항과 m:n의 관계를 맺기 때문에 테스트 케이스와 요구사항과의 관계도 매우 복잡해진다. 본 논문에서는 1:1 모델링 도구인 REED(REquirement EDitor)를 이용하여 테스트 케이스를 생성하는 방법에 대하여 기술한다. 테스트 케이스는 커버리지 타겟 생성, IORT(Input Output Relation Tree) 생성, 테스트 케이스 생성의 3단계를 거치며, 모든 단계는 자동으로 진행된다. 생성된 테스트 케이스는 하나의 요구사항에서 생성될 수 있으며 실제 시스템에 적용한 결과, 온도조절장치 경우는 5,566개, 버스카드 단말기의 경우는 3,757개, 굴착기 제어기는 4,611개의 테스트 케이스가 생성되었다.

소프트웨어 취약성 평가를 위한 길이기반 파일 퍼징 테스트 슈트 축약 알고리즘 (A Length-based File Fuzzing Test Suite Reduction Algorithm for Evaluation of Software Vulnerability)

  • 이재서;김종명;김수용;윤영태;김용민;노봉남
    • 정보보호학회논문지
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    • 제23권2호
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    • pp.231-242
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    • 2013
  • 최근 소프트웨어의 취약점을 찾기 위해 퍼징과 같은 자동화된 테스팅 방법을 이용한 많은 연구가 진행되고 있다. 퍼징은 소프트웨어의 입력을 특정 규칙에 따라 자동으로 변형시켜 소프트웨어의 오작동 여부를 탐지하고 그 결과로부터 취약점을 발견하는 것이다. 이 때 소프트웨어에 입력되는 입력 값, 즉 테스트 케이스에 따라 취약점을 발견할 수 있는 확률이 달라지기 때문에 취약점 발견 확률을 높이기 위해서는 테스트 케이스의 집합인 테스트 슈트 축약 문제를 해결하여야 한다. 이에 본 논문에서는 파일과 같은 대용량 테스트 케이스를 대상으로 효과적으로 테스트 슈트 축약 문제를 해결할 수 있는 방법을 제안하고자 한다. 이를 위해 기존 연구에서 주로 사용되었던 커버리지와 중복도 이외에 새로운 척도인 테스트 케이스의 길이를 제시하고, 본 척도에 적합한 축약 알고리즘을 설계하였다. 실험을 통해 본 논문에서 제안한 알고리즘이 기존 연구의 알고리즘보다 높은 크기와 길이 축약율을 나타냄을 보임으로써 제안하는 알고리즘의 효율성을 증명할 수 있었다.