• 한국정보과학회논문지:시스템및이론
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• 제26권7호
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• pp.743-751
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• 1999

공개키 암호 시스템에서 모듈러 지수 연산은 주된 연산으로, 이 연산은 내부적으로 모듈러 곱셈을 반복적으로 수행함으로써 계산된다. 본 논문에서는 GF(2m)상에서 수행할 수 있는 Montgomery 알고리즘을 분석하여 right-to-left 방식의 모듈러 지수 연산에서 공통으로 계산 가능한 부분을 이용하여 모듈러 제곱과 모듈러 곱셈을 동시에 수행하는 선형 시스톨릭 어레이를 설계한다. 본 논문에서 설계한 시스톨릭 어레이는 기존의 곱셈기보다 모듈러 지수 연산시 약 0.67배 처리속도 향상을 가진다. 그리고, VLSI 칩과 같은 하드웨어로 구현함으로써 IC 카드에 이용될 수 있다.Abstract One of the main operations for the public key cryptographic system is the modular exponentiation, it is computed by performing the repetitive modular multiplications. In this paper, we analyze Montgomery's algorithm and design a linear systolic array to perform modular multiplication and modular squaring simultaneously. It is done by using common-multiplicand modular multiplication in the right-to-left modular exponentiation over GF(2m). The systolic array presented in this paper improves about 0.67 times than existing multipliers for performing the modular exponentiation. It could be designed on VLSI hardware and used in IC cards.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(1)
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• pp.25-28
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• 2002

본 논문에서는 W-CDMA(Wide-Code Division Mul-tiple Access)용 Systolic 어레이 구조를 잣는 상향링크 빔형성기법에 대한 성능 분석을 하였다. 적응 어레이 안테나와 Systolic 구조의 MVDR(Minimum Variance Distortionless Response) 알고리즘을 사용하여 구해진 가중치 벡터를 이용하여 원하는 사용자의 방향으로 빔을 형성하고 원하지 않는 사용자의 방향으로는 null을 형성하는 공간필터를 적용하여 W-CDMA 상향링크에서 다중 경로 페이딩과 다중 접속 간섭의 증가에 따른 수신 성능을 분석하였다. 그리고, 안테나 시스템에서 사용되는 가중벡터를 갱신하기 위해 Systolic 구조의 MVDR과 역방향 파일럿 채널을 이용하는 QR-RLS(QR-Recursive Least Squares) 알고리즘을 적용하였다. 본 논문에서는 빔 형성기에 사용하기 위한 역행렬의 계산과 정에 Systolic 어레이 구조를 적용하여 병렬적인 고속처리가 가능한 방법과 효율적인 계산과정을 위해 MVDR 과 QR-RLS 알고리즘을 적용한 공간 필터링의 성능을 소개한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -1
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• pp.361-364
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• 2002

Shortest path problem belongs to the combinatorial optimization problem and plays an important role in the field of computer aided design. It can either be directly applied as in the case of routing or serves as a important subroutine in more complex problems. In this paper, a systolic array for the SSSP(single-source shortest path problem) was derived. The array was modeled and simulated in RTL level using VHDL, then synthesized to a schematic and finally implemented to a layout using the cell library based on 0.35 $\mu\textrm{m}$ CMOS 1-poly 4-metal CMOS technology.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1987년도 전기.전자공학 학술대회 논문집(II)
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• pp.1488-1491
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• 1987

This paper describes 16-point FFT processor using systolic array and its implementation into VLSI. Designed FFT processor executes FFT/IFFT arithmetic under mode control and consists of cell array, array controller and input/output buffer memory. For design for testibility, we added built-in self test circuit into designed FFT processor. To verify designed 16-point FFT processor, logic simulation was performed by YSLOG on MICRO-VAXII. From the simulation results, it is estimated that the proposed FFT processor can perform 16-point FFT in about 4400[ns].

• 한국음향학회지
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• 제22권1호
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• pp.1-6
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• 2003

본 논문에서는 시스토릭 어레이 구조를 갖는 선택적 최소분산 비왜곡응답 (MVDR) 및 최소자승 회귀기법 (RLS) 빔형성기법에 대한 성능 분석을 하였다. 원하는 사용자 신호와 잡음을 포함한 스냅샷 벡터들이 어레이 안테나에 입사되는 경우, 수신신호의 품질을 향상시키기 위해서 MVDR 및 RLS 알고리즘을 이용한 빔형성기법이 적용될 수 있다. 이를 통해 채널 용량을 증가시키기 위해 각 안테나 소자의 출력에 복소 가중치를 곱하여 원하는 사용자 신호방향으로 안테나의 빔을 형성하도록 하여 원하는 신호의 다중경로 성분들은 강조하고, 간섭 성분들의 입사 방향들로는 널을 발생시켜 다중간섭과 잡음에 대한 전력을 상대적으로 감소시키는 공간필터링 효과를 얻을 수 있다. 본 논문에서는 이러한 공간 필터 역할을 하는 MVDR기법과 RLS 기법을 병렬처리를 통해 수행할 수 있는 시스토릭 어레이 구조의 MVDR 및 RLS 빔형성기법에 대하여 소개하며, 이를 다중 경로와 다중 접속 간섭이 존재하는 채널 환경에 적용하여 수신 성능을 분석하였다. 컴퓨터 모의 실험을 통하여 제안된 시스토릭 어레이 구조의 빔 형성기법을 적용한 공간필터의 우수성을 보여주기 위해 사용자 증가에 따른 BER (Bit Error Rate) 곡선과 빔패턴을 제시하였고, 기대치와 실험치가 잘 부합됨을 확인하였다.

• 수산해양기술연구
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• 제26권3호
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• pp.295-302
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• 1990

본 연구에서는 시스토릭 어레이의 처리요소 수와 주어진 알고리즘을 처리하는 시간 두 평가기준에 대해서 최적의 시스토릭 어레이를 구현하기 위한 자동설계 소프트웨어 패케지를 개발하였다. 알고리즘의 크기에 맞는 시스토릭 어레이는 많은 처리요소를 요구하기 때문에 비효율적이므로 알고리즘을 분할하여 고정된 크기의 시스토릭 어레이로 사상시키는 방법을 이용했다. 시스토릭 어레이 설계과정에서 고려될 수 있는 여러 가지 사항들을 고려하여 처리요소의 통신패스 방향의 수를 줄이고 의존행렬의 열 벡터에서 값이 같은 열 벡터는 단일화하여 의존행렬의 크기를 줄여 발생되는 이용행렬의 수를 크게 줄였다. 따라서 기존의 Moldovan에 의한 방법보다 시스토릭 어레이를 설계하는 시간을 단축시켰으며, 처리요소의 수, 알고리즘의 수행시간, 분할밴드의 수 등을 계산하여 최적의 시스토릭 어레이를 설계했다. 작성된 프로그램에 동적 프로그래밍 알고리즘, QR분해 알고리즘과 행렬곱 알고리즘을 적용하여 각각에 대한 최적의 시스토릭 어레이를 설계하였으며 설계된 어레이의 구성을 CRT에 나타내어 어레이의 형태를 쉽게 인식할 수 있게 했다. 본 연구의 결과는 빠른 응답을 요구하는 신호 처리 및 데이터베이스 등에서 특수회로를 설계할 때 응용 될 수 있다. 그러나 본 연구에서의 시스토릭 어레이는 처리요소들이 분산되어 지역적으로 상호 연결되어 있으므로 한 처리요소가 제대로 동작하지 않으며 전체결과가 잘못된다. 따라서 몇 개의 처리 요소가 동작되지 않을 경우에도 전체 시스템이 정확하게 동작할 수 있는 폴트톨러런스 시스템의 설계가 앞으로의 고려사항이다.

• 정보처리학회논문지A
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• 제15A권3호
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• pp.161-166
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• 2008

본 논문에서는 유한체 GF($2^m$)상의 다항식 기저를 이용한 디지트 시리얼 시스톨릭 곱셈기를 제안한다. 제안된 곱셈기는 MSD(Most Significant Digit) 우선 곱셈 알고리즘에 기반하며, 연속적인 입력 데이터에 대해 "m/D" 클럭 사이클마다 곱셈 결과를 출력한다. 여기서 D는 선택된 디지트 크기이다. 기존에 제안된 구조들은 선형의존성 때문에 디지트 크기 D가 증가하면 최대 처리기 지연시간 역시 선형으로 증가하지만 제안된 곱셈기는 이진트리 형태의 내부 구조를 가지기 때문에 D에 대해 로그단위로 증가한다. 따라서 제안된 구조는 기존에 제안된 디지트 시리얼 시스톨릭 곱셈기에 비해 계산지연시간을 상당히 감소시킨다. 뿐만 아니라 제안된 곱셈기는 높은 규칙성, 모듈성, 단방향 신호 흐름의 특성을 가지기 때문에 VLSI 구현에 매우 적합하다.

• 한국컴퓨터정보학회논문지
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• 제3권2호
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• pp.119-124
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• 1998

블록정합 움직임추정 알고리즘은 매우 많은 양의 계산 능력을 요구하고 현재 많은고속 알고리즘이 제안되었다. 기존의 움직임 추정에 대한 블록정합 알고리즘은 탐색 블록 데이터의 비 지역화로 인한 VLSI 규모가 커지는 문제와 입력데이터를 매번 입력해야 하는재 사용문제에 대한 단점을 가지고 있었다. 본 논문은 입출력 핀 수의 증가를 최대한 억제하면서 입력데이터의 재사용을 통한 VLSI 규모를 최소화 할 수 있는 고속 시스토릭 어레이를 설계하였다. 제안된 시스토릭 어레이는 탐색 블럭의 입력데이터를 반복적으로 재 사용하여 메모리 접근시간을 최소화시키고 알고리즘의 병렬성을 증가시켜 전체 처리요소의 연결이 시간적 공간적으로 지역화 되어 문제크기의 증가에 대한 시간적인 영향을 받지 않는 문제 독립적인 형태가 된다. 설계된 시스토릭 어레이는 이동벡터의 계산 복잡도가 O(N6)에서 O(N3)로 크게 향상되었으며 입촐력 핀의 수는O(N)을 가진다.

• 한국통신학회:학술대회논문집
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• 한국통신학회 1990년도 하계종합학술발표회 논문집
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• pp.819-823
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• 1990

• 정보과학회지
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• 제13권7호
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• pp.44-59
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• 1995