• Journal of Drive and Control
• /
• v.16 no.4
• /
• pp.1-8
• /
• 2019

The HPM (High-speed Power Matching) system is an electro-hydraulic control system. It directly controls the swash plate of the pump by selecting four-loop logic based on joystick signals, pump flow, and pressure signal to improve the efficiency and controllability of construction machines. In the NFC (Negative Flow Control) system, a typical pump control system using conventional open center type MCV, the loss is continuously generated by flow through the center bypass line even when the excavator is not in operation. Also, due to the slow response of the pump that indirectly controls the flow rate using the pressure regulator, peak pressure occurs at the start or stop of the operation. Conversely, the HPM system uses an MCV without center-by-pass flow path and the swash plate of a pump for the HPM is controlled by a high-speed proportional flow control valve. As a result, the HPM system minimizes energy loss in standby state of the excavator and enables peak pressure control through rapid electro-hydraulic control of a pump. In this paper, the concept of the HPM system algorithm is introduced and the hydraulic system efficiency is compared with the NFC system using the excavator SAT (System Analysis Tool).

• The KIPS Transactions:PartA
• /
• v.12A no.1 s.91
• /
• pp.65-70
• /
• 2005

The elevator system which is operated nowadays at skyscrapers, apartments and enterprises does not offer standby passengers any information of which floor the elevator is going to stop or skip. This study will introduce the system that shows the Passengers a running schedule of the elevator. If this system is utilized for current systems, it will bring so much benefit such as shortening waiting time or choosing alternatives for the passengers. Furthermore, this system will be set up not stopping the floor for the passengers who choose alternatives like using stairs or escalators with using toggle switches. This will be efficient to save the electric power.

• Proceedings of the KAIS Fall Conference
• /
• 2011.12b
• /
• pp.690-692
• /
• 2011

본 논문은 가정에서 사용되는 가전기기의 대기전력을 사용자의 위치에 따라 자동으로 제어하는 시스템을 설계 및 구현한다. 현재 사용되고 있는 대기전력 제어 시스템의 대부분은 사용자의 임의에 의해 On/Off 제어를 수행하거나 일정시간 해당 가전기기의 사용이 이루어지고 있지 않는 상태를 자동감지하여 대기전력을 차단하는 형태로 이루어져 있다. 그러나 이러한 시스템들은 사용자의 개입에 의해 수동으로 재가동해야 하므로 기기 사용자의 불편함을 초래하고 있다. 또한, 전체의 재실을 감지하여 모든 구역의 대기전력을 차단 혹은 해제하는 시스템의 경우는 모든 구역의 대기전력을 사용자 부재시까지 모두 해제하게 되므로 이로 인한 에너지 낭비를 초래하게 된다. 이에 본 논문은 재실자의 구역에 따라 미사용 가전기기들의 대기전력을 자동으로 On/Off 제어할 수 있는 사용자 위치에 기반한 대기전력 제어 시스템을 제안한다.

• Proceedings of the Korean Information Science Society Conference
• /
• 2010.06d
• /
• pp.432-435
• /
• 2010

네트워크 기기분야에서는 정보통신기기 및 고속 멀티미디어 데이터 수요의 증가에 따라 네트워크 기기의 전력소비가 꾸준히 증가하고 있다. 특히 홈 네트워크 기기들은 전원이 연결되어 있는 상태로 동작하여 데이터 통신이 발생하지 않는 상황에서도 일정한 전력소모가 발생하므로 이에 대한 대처기술이 마련되어야 한다. 본 논문에서 대기전력 지원 홈게이트웨이 시스템 구현을 위하여 하드웨어를 설계하고 저전력 대기모드 지원 네트워크 프로토콜 인터페이스 개발하였으며 홈게이트웨이 시뮬레이터 S/W를 개발하여 홈게이트웨이의 기능을 시험테스트 하였다. 시뮬레이터 시험결과 각 네트워크 포트에서 발생된 트래픽에 따라 홈게이트웨이의 전원 모드가 변경됨을 확인할 수 있었으며 대기모드 시 소모 전력이 1W 미안으로 측정되었다.

• Proceedings of the Korea Information Processing Society Conference
• /
• 2013.05a
• /
• pp.49-51
• /
• 2013

본 논문에서는 효율적인 전력사용을 위해 가정에서 사용하는 대기전력을 모니터링 할 수 있는 시스템을 구현하였다. 무선 근거리 통신을 지원하는 RF통신을 이용한 콘센트를 이용하여 가전기기의 현 상태에 따라 평균 전력량을 대입, 예상 전력량을 계산하여 임베디드 보드 및 스마트폰에서 전력량을 실시간으로 모니터링 할 수 있도록 시스템을 구현 하였다.

• Proceedings of the Korea Information Processing Society Conference
• /
• 2011.04a
• /
• pp.160-162
• /
• 2011

본 논문에서는 Zigbee 통신을 이용하여 대기전력을 차단함 함으로써 전력 소비를 줄이기 위한 스마트 오피스 시스템의 설계 및 구현에 관하여 기술한다. 구현된 시스템은 Server를 통하여 각 Client의 전류에 대한 통제를 가능하게 하며, 전력 사용 상황과 전력량 정보를 통해 사용자에게 고지함으로써 기존의 전자기기의 대기전력의 소비를 줄일 수 있다. 또한 외부 장치에서 Server로의 접근을 통해 제어할 수 있도록 하여 공간적인 문제도 고려하였다. 실험 결과를 통해 시스템을 이용함으로써 대기전력 소비가 종전보다 작아짐을 확인 할 수 있었다. Server는 ARM과 C#, Client는 ATmega와 C를 이용하여 구현하였다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
• /
• 2018.05a
• /
• pp.410-411
• /
• 2018

In this paper, In this paper, Smart OBD2 terminal collects OBD2 Data on the vehicle. And it passes through this with SmartPhone Bluetooth. OBD2 system is the system to use a variety of Service using it in SmartPhone. Utilizing NFC to help ordinary people, it can easily use to configure the Bluetooth Pairing. By using the Bluetooth 4.0, it is maximized compatibility of Bluetooth. Furthermore OBD2 terminal is a system to minimize the standby power of the terminal to prevent the discharge of the vehicle up issues. Anyone can develop an OBD2 connection App by providing the interfaces to make DB to develop and understand ODB2 data.

• Journal of KIISE:Computer Systems and Theory
• /
• v.35 no.6
• /
• pp.293-303
• /
• 2008

As the computing environment moves to the wireless and handheld system, the power efficiency is getting more important. That is the case especially in the embedded hand-held system and the power consumed by the memory system takes the second largest portion in overall. To save energy consumed in the memory system we can utilize low power mode of SDRAM. In the case of RDRAM, nap mode consumes less than 5% of the power consumed in active or standby mode. However hardware controller itself can't use this facility efficiently unless the operating system cooperates. In this paper we focus on how to minimize the number of active units of SDRAM. The operating system allocates its physical pages so that only a few units of SDRAM need to be activated and the unnecessary SDRAM can be put into nap mode. This work can be considered as a generalized and system-wide version of PAVM(Power-Aware Virtual Memory) research. We take all the physical memory into account, especially buffer cache, which takes an half of total memory usage on average. Because of the portion of buffer cache and its importance, PAVM approach cannot be robust without taking the buffer cache into account. In this paper, we analyze the RAM usage and propose power-aware page allocation policy. Especially the pages mapped into the process' address space and the buffer cache pages are considered. The relationship and interactions of these two kinds of pages are analyzed and exploited for energy saving.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
• /
• 2012.05a
• /
• pp.387-390
• /
• 2012

In this paper, we propose a fast booting solution with embedded linux-based smart devices. We have divided the fast boot process into six steps, such as boot loader, kernel, file system, the init-scripts, shared libraries, and applications for an embedded linux-based boot process to improve the fast booting. Improvements for the fast boot are made in the boot loader phase, which is the first phase at power-up, and the init-script that runs the boot loader phase. To improve the fast booting, standby time from the boot loader and unnecessary initialization routine have been removed, and uncompressed kernel image loading as well as optimized copy routine have been applied. Further, a technology that replaces binary scripts in init-script phase and light-weight init process have been utilized to improve the boot.

• Journal of the Institute of Electronics Engineers of Korea SD
• /
• v.42 no.11
• /
• pp.9-16
• /
• 2005

This paper proposes a programmable PLL (phase locked loop) based clock generator supporting a wide-range-frequency input and output for high performance and low power SoC with multiple clock frequencies domains. The propose system reduces the locking time and obtains a wide range operation frequency by using a dual-charge pumps scheme. For low power operation of a chip, the locking processing circuits of the proposed PLL doesn't be working in the standby mode but the locking data are retained by the DAC. Also, a tracking ADC is designed for the fast relocking operation after stand-by mode exit. The programmable output frequency selection's circuit are designed for supporting a optimized DFS operation according to job tasks. The proposed PLL-based clock system has a relock time range of $0.85{\mu}sec{\sim}1.3{\mu}sec$($24\~26$cycle) with 2.3V power supply, which is fabricated on $0.35{\mu}m$ CMOS Process. At power-down mode, PLL power saves more than $95\%$ of locking mode. Also, the PLL using programmable divider has a wide locking range ($81MHz\~556MHz$) for various clock domains on a multiple IPs system.