• 대한전기학회:학술대회논문집
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• 대한전기학회 2009년도 제40회 하계학술대회
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• pp.2119.1_2120.1
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• 2009

UWB(Ultra Wide Band)는 차세대 무선통신 기술로 무선 디지털펄스라고도 한다. GHz대의 주파수를 사용하면서도 초당 수천~수백만 회의 저출력 펄스로 이루어진 것이 큰 특징이다[1]. 기존 무선통신 기술의 양대 축인 IEEE 802.11과 블루투스 등에 비해 속도와 전력소모 등에서 월등히 앞서고 있으며, SoC(System on a Chip)의 저전력 구현에 대한 연구가 활발히 진행되고 있다. OFDM은 크게 FFT(Fast Fourier Transform) 블록, Interpolation /decimation 필터 블록, 비터비 블록, 변복조 블록, 등화기 블록 등으로 구성된다. 고속 시스템에서는 대역효율성이 우수한 OFDM(Orthogonal Frequency Division Multiplexing) 방식을 사용하고 있으며, OFDM 전송방식은 직렬로 입력되는 데이터 열을 병렬 데이터 열로 변환한 후에 부반송파에 실어 전송하는 방식이다. 이와 같은 병렬화와 부반송파를 곱하는 동작은 IFFT와 FFT로 구현이 가능한데, FFT 블록의 구현 비용과 전력소모를 줄이는 것이 핵심사항이라고 할 수 있다. 기존논문에서는 OFDM용 FFT 구조로 단일버터플라이연산자 구조, 파이프라인 구조, 병렬구조 등의 여러 구조가 제안되었다[2]. 본 논문에서는 Radix-8 FFT 알고리즘 기반의 New partial Arithmetic 저전력 FFT 구조를 제안하였다. 제안한 New partial Arithmetic 저전력 FFT구조는 곱셈기 대신 병렬 가산기를 이용 하여 지금까지 사용되는 FFT 구조보다 전력소모를 줄일 수 있음을 보였다.

• 한국정밀공학회지
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• 제28권2호
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• pp.176-184
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• 2011

As modern megalopolises become more complex and huge, convenience and safety of citizens are main components for a welfare state. In order to make safe society, telemetrics technology, which remotely measures the information of target system using electronic devices, is an essential component. In general, telemetrics technology consists of USN (ubiquitous sensor network) based on a wireless network, smart sensor, and SoC (system on chip). In the smart sensor technology, the following two problems should be overcome. Firstly, because it is very difficult for transducer manufacturers to develop smart sensors that support all the existing network protocols, the smart sensor must be independent of the type of networking protocols. Secondly, smart sensors should be modular so that a faulty sensor element can be replaced without replacing healthy communication element. To solve these problems, this paper investigates the feasibility of an IEEE 1451 based ZigBee smart sensor system. More specifically, a smart sensor for large network coverage has been developed using ZigBee for active telemetrics.

• 대한전자공학회논문지SD
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• 제43권10호
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• pp.34-44
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• 2006

시스템 온 칩(SoC) 설계에서는 설계 시간을 줄이기 위해서 미리 검증된 IP(Intellectual Property) 하드웨어 블록을 사용한다. 서로 다른 통신 프로토콜을 사용하는 IP간의 연결을 위해서는 인터페이스 회로가 필요하다. SoC 설계에는 인터페이스 회로 설계가 빈번하게 발생하며, 오류발생 가능성이 높다. 따라서 인터페이스 회로의 자동생성이 필요하다. IP의 통신 프로토콜을 입력으로 인터페이스 회로를 생성하는 여러 연구가 진행되어 왔다. 그러나 IP의 통신 프로토콜만으로는 인터페이스 회로를 생성하기 어려운 경우가 있다. 주소를 사용하는 IP와 주소를 사용하지 않는 IP간 연결, 주소/데이터가 여러 포트로 전송되는 IP와 하나의 포트로 전송되는 IP간 연결, 매 전송마다 주소와 데이터가 함께 전송되는 IP와 하나의 시작주소에 여러 데이터가 전송되는 IP간의 연결 등에서는 기존 방법에 의한 인터페이스 회로의 자동 생성이 어렵다. 그것은 기존의 방법들이 IP 특성에 따른 범주 구분과, 특성간의 대응에 따라 합성 알고리즘도 변해야 함을 고려하지 않았기 때문이다. 본 논문에서는 IP의 통신프로토콜 특성에 따라 범주를 나누고, 어떤 특성을 갖는 IP의 연결인 지에 따라 인터페이스 합성 알고리즘이 이를 고려할 수 있도록 하였다. 실험에서는 다양한 특성을 갖는 IP 간 연결을 위한 인터페이스 회로를 생성하고 검증했음을 보인다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제4권3호
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• pp.196-203
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• 2004

A three-dimensional (3D) IC technology platform is presented for high-performance, low-cost heterogeneous integration of silicon ICs. The platform uses dielectric adhesive bonding of fully-processed wafer-to-wafer aligned ICs, followed by a three-step thinning process and copper damascene patterning to form inter-wafer interconnects. Daisy-chain inter-wafer via test structures and compatibility of the process steps with 130 nm CMOS sal devices and circuits indicate the viability of the process flow. Such 3D integration with through-die vias enables high functionality in intelligent wireless terminals, as vertical integration of processor, large memory, image sensors and RF/microwave transceivers can be achieved with silicon-based ICs (Si CMOS and/or SiGe BiCMOS). Two examples of such capability are highlighted: memory-intensive Si CMOS digital processors with large L2 caches and SiGe BiCMOS pipelined A/D converters. A comparison of wafer-level 3D integration 'lith system-on-a-chip (SoC) and system-in-a-package (SiP) implementations is presented.

• 한국환경독성학회:학술대회논문집
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• 한국환경독성학회 2003년도 춘계학술대회
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• pp.187-187
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• 2003

Methylmercury (MeHg), one of the heavy metal compounds, can cause severe damage to the central nervous system in humans. Many reports have shown that MeHg is poisonous to human body through contaminated foods and has released into the environment. Despite many studies on the pathogenesis of MeHg-induced central neuropathy, no useful mechanism of toxicity has been established so far. In this study, two methods, cDNA Microarray and SSH, were performed to assess the expression profile against MeHg and to identify differentially expressed genes by MeHg in neuroblastoma cell line. TwinChip Human-8K (Digital Genomics) was used with total RNA from SH-SY5Y (human neuroblastoma cell line) treated with solvent (DMSO) and 6.25 uM (IC50) MeHg. And we performed forward and reverse SSH method on mRNA derived from SH-SY5Y treated with DMSO and MeHg (6.25 uM). Differentially expressed cDNA clones were sequenced and were screened by dot blot and ribonuclease protection assay to confirm that individual clones indeed represent differentially expressed genes. These sequences were identified by BLAST homology search to known genes or expressed sequence tags (ESTs). Analysis of these sequences may provide an insight into the biological effects of MeHg in the pathogenesis of neurodegenerative disease and a possibility to develop more efficient and exact monitoring system of heavy metals as environmental pollutants.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권5호
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• pp.713-718
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• 2016

Predicting precise specifications of differential mixed-signal circuits is a difficult problem, because analytically derived correlation between process variations and conventional specifications exhibits the limited prediction accuracy due to the phase unbalance, for most self-tests. This paper proposes an efficient prediction technique to provide accurate specifications of differential mixed-signal circuits in a system-on-chip (SoC) based on a nonlinear statistical nonlinear regression technique. A spectrally pure sinusoidal signal is applied to a differential DUT, and its output is fed into another differential DUT through a weighting circuitry in the loopback configuration. The weighting circuitry, which is employed from the previous work [3], efficiently produces different weights on the harmonics of the loopback responses, i.e., the signatures. The correlation models, which map the signatures to the conventional specifications, are built based on the statistical nonlinear regression technique, in order to predict accurate nonlinearities of individual DUTs. In production testing, once the efficient signatures are measured, and plugged into the obtained correlation models, the harmonic coefficients of DUTs are readily identified. This work provides a practical test solution to overcome the serious test issue of differential mixed-signal circuits; the low accuracy of analytically derived model is much lower by the errors from the unbalance. Hardware measurement results showed less than 1.0 dB of the prediction error, validating that this approach can be used as production test.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2002년도 추계기술심포지움논문집
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• pp.159-163
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• 2002

최근 세라믹 칩 부품과 모듈등의 통신 부품에 관한 연구가 활발히 진행되고 있는 가운데 내장형 수동소자를 이용한 세라믹 3차원 모듈 개발에 관한 연구가 많은 연구 그룹에서 진행되고 있다. LTCC 시스템은 가격이 저렴하고 공정이 안정적이고 전기적 특성에서도 손실값이 작은점등의 많은 장점을 가지고 있다. 이러한 전기적 특성은 사용하는 재료의 물성에 직접적인 영향을 받게 된다. 사용 재료는 크게 도체와 유전체로 나뉘어질 수 있으며 특히 도체의 특성이 설계된 패턴에 의한 소자 특성에 큰 영향을 주게 된다. 본 연구에서는 금속 함량과 금속 입자 크기를 변화시킨 도체 페이스트를 직접 제작하고 스트립라인 레조네이터에 적용되었을 때의 6 ㎓ 까지의 고주파 특성을 비교 분석하였다.

• 대한전자공학회논문지SD
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• 제41권3호
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• pp.71-82
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• 2004

생태계의 군집 특성을 네트워크 환경에 적용하여 급변하는 환경에 대한 자가 적응 및 생존 특성을 부여하는 연구가 최근 많은 주목을 받고 있다. 그 중 AntNet은 개미를 모델링한 모바일 에이젼트를 사용하여 최적의 네트워크 경로를 선택하는 적응적 라우팅 알고리즘이다. 본 논문에서는 SoC 시스템에 적용 가능한 AntNet 기반 하드웨어 구조를 제안한다. 제안된 구조는 기존 알고리즘 수준의 AntNet을 하드웨어 레벨로 근사화 하여 설계되었으며, 기존 AntNet과 가상 네트워크 구조에서의 비교를 통하여 그 타당성을 검증하였다. 그리고 RTL 수준의 설계 및 합성 결과를 통하여 제안된 하드웨어 구조가 AntNet 기반 라우팅 구현에 효과적임을 확인할 수 있었다.

• 대한원격탐사학회:학술대회논문집
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• 대한원격탐사학회 2004년도 Proceedings of ISRS 2004
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• pp.220-223
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• 2004

Automatic image registration is an essential element of remote sensing because remote sensing system generates enormous amount of data, which are multiple observations of the same features at different times and by different sensor. The general process of automatic image registration includes three steps: 1) The extraction of features to be used in the matching process, 2) the feature matching strategy and accurate matching process, 3) the resampling of the data based on the correspondence computed from matched feature. For step 2) and 3), we have developed an algorithms for automated registration of satellite images with RANSAC(Random Sample Consensus) in success. However, for step 1), There still remains human operation to generate GCP Chips, which is time consuming, laborious and expensive process. The main idea of this research is that we are able to automatically generate GCP chips with comer detection algorithms without GPS survey and human interventions if we have systematic corrected satellite image within adaptable positional accuracy. In this research, we use SUSAN(Smallest Univalue Segment Assimilating Nucleus) algorithm in order to detect the comer. SUSAN algorithm is known as the best robust algorithms for comer detection in the field of compute vision. However, there are so many comers in high-resolution images so that we need to reduce the comer points from SUSAN algorithms to overcome redundancy. In experiment, we automatically generate GCP chips from IKONOS images with geo level using SUSAN algorithms. Then we extract reference coordinate from IKONOS images and DEM data and filter the comer points using texture analysis. At last, we apply automatically collected GCP chips by proposed method and the GCP by operator to in-house automatic precision correction algorithms. The compared result will be presented to show the GCP quality.

• 대한전자공학회논문지SD
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• 제48권7호
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• pp.65-75
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• 2011

SoC 설계기술이 발전함에 따라 디버깅이 차지하는 비중은 더욱더 증가되고 있으며 사용자는 빠르고 정확한 디버거를 원하고 있다. 본 논문에서는 새로 설계되는 RISC 프로세서에 적용할 디버거를 위한 변형된 JTAG을 제안 및 설계하여 디버깅 기능 수행에 필요한 사이클을 줄임으로써 빠른 디버거를 구현하였다. 구현된 JTAG은 Core-A의 OCD에 내장하여 SW 디버거와 연동하여 FPGA 레벨까지 검증 마치고 디버거로서의 기능 및 신뢰성을 확인하였다. Core-A의 OCD에 내장된 제안한 JTAG은 기존의 JTAG과 비교하였을 경우, 디버깅 수행 사이클은 수행되는 디버깅 기능에 따라 약 8.5~72.2% 감소되고 추가적으로 게이트 카운트도 약 31.8%감소되었다.