• 한국전자파학회논문지
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• 제15권2호
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• pp.159-164
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• 2004

본 논문에서는 SIR CPW 대역통과 여파기의 고조파 억압을 위한 접힌 피드 구조를 제안하였고 이를 이용해 SIR CPW 대역통과 여파기를 설계하였다. 제안된 접힌 피드 구조는 넓은 저지대역을 갖는 저역통과 여파기의 특성을 보이며, CPW 대역통과 여파기에서 고조파 억압에 매우 유용하게 이용될 수 있다. 시뮬레이션 및 측정결과 접힌 피드 구조를 갖는 SIR CPW 대역통과 여파기는 5.8 f$_{0}$까지 -20 dB 이 하로 고조파를 억압하는 우수한 특성을 보임을 알 수 있었다.다.

• 한국전자통신학회논문지
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• 제13권1호
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• pp.245-252
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• 2018

본 논문에서는 CSRR구조의 대역제거특성을 이용하여 정지위성용 이중대역 원편파안테나를 설계하였다. 정지위성의 송신(1525~1559MHz)과 수신주파수(1626.5~1660.5MHz)사이에 대역저지 특성을 갖기위하여 사각 CSRR (Complementary split ring resonator)을 안테나의 그라운드면에 식각하였으며 패치안테나의 모서리 부분을 절삭하여 원편파 특성을 얻었다. 패치안테나의 공진주파수는 CSRR의 크기와 위치에 의해 달라지며 시뮬레이션과 측정을 통하여 원편파 특성을 확인하였다. 측정결과 송신과 수신 주파수대역에서 약 0.2dB와 1.5dB의 이득을 얻었다.

• 한국전자파학회논문지
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• 제21권12호
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• pp.1432-1437
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• 2010

본 논문에서는 하나의 이중 모드 공진기를 이용한 대역 통과 필터의 새로운 설계 방법을 제안한다. 제안한 설계 방법은 이중 모드 공진기를 두 개의 단일 공진기로 보고 공진기 사이의 결합 계수를 구하여, 이를 바탕으로 이중 모드 공진기의 두 공진 주파수를 계산한 후 필터 전송 영점의 위치에 따라 각각 배치하였다. 제안한 설계 방법을 검증하기 위해, E-모양의 이중 모드 공진기를 이용하여 WLAN 서비스 대역을 만족하고, 전송 영점이 각각 상측과 하측에 위치하는 대역 통과 필터를 설계 제작하였다.

• 대한전자공학회논문지SP
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• 제42권4호
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• pp.153-158
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• 2005

본 논문에서는 software defined radio(SDR) 등의 디지털 RF/IF(Intermediate Frequency)에 사용되는 CIC 필터의 처짐 현상을 위한 보상 필터를 제안한다. 제안된 보상 필터는 근사적 선형 위상 특성을 가지며, interpolator/decimator의 기저 대역에서 가장 낮은 레이트로 동작하는 2차의 필터이므로 저연산량을 요구하므로 비용 효율적이다. 또한 처짐 현상을 보상하면서도 저지대역에서는 성능 열화가 거의 발생하지 않는다 예제를 통한 설계 및 성능 분석 결과, 제안된 보상 방법을 적용한 통신 시스템에 있어서 성능 향상을 보였고, 기존의 보상 방법과 비교하여 성능 및 메모리 사용량, 연산량에서 우수함을 보였다.

• 대한전자공학회논문지TC
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• 제45권7호
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• pp.77-80
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• 2008

본 논문에서는 위상잡음 특성을 개선하기 위하여 spiral 공진기를 이용한 전압제어 발진기를 제안하였다. Spiral 공진기는 작은 면적, 저지대역에서 날카로운 스커트 특성과 낮은 삽입손실, 큰 결합 계수 값을 가지고 있고, 이로 인해 높은 Q 값을 가지며 전압 제어 발진기의 위상 잡음을 감소시킨다. 공진기의 Q 값이 높아짐에 따라 좁아지는 주파수 조절 범위를 높이기 위하여 버랙터 다이오드를 조절 가능한 부성저항에 연결하였다. 전압 제어발진기는 $5.686{\sim}5.841GHz$에서 발진이 일어났고, 출력은 11.83 dBm, 하모닉 특성은 -29.83 dBc, 위상 잡음 특성은 100 KHz offset에서 $-115.16{\sim}115.17dBc/Hz$이다.

• 한국통신학회논문지
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• 제30권2A호
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• pp.147-152
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• 2005

본 연구에서는 인덕턴스와 커패시턴스 특성을 동시에 갖는 I형 DGS 슬롯을 이용하여 공진기를 설계하고 I형 DGS 슬롯의 공진 특성과 open-loop 공진기를 결합한 새로운 형태의 ${\subset}$ 스터브-I형 DGS 공진기를 제안하였으며, 이를 이용한 대역통과 필터를 설계하였다. 이 구조는 통과대역에서 반사손실의 조정이 용이한 특징을 갖는다. 그리고 기존 필터에 비해 초소형화가 가능하며, 부품 실장에 유리하고, IMT-2000 대역의 하모닉 성분 및 불요파 제거 등 다양한 응용을 기대할 수 있다.

• 한국통신학회논문지
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• 제17권10호
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• pp.1051-1062
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• 1992

본 논문에서는 차단주파수가 4MHz인 연속시간의 5차 OTA-C Elliptic filter를 설계하였다. 설계된 필터는 OTA-C구조로서 5개의 OTA, 8개의 커패시터와 1개의 완충기로 구성하였다. OTA의 기생커패시턴스 및 Loading에 의한 특성저하를 방지하기 위해 완충기와 커패시터를 설계하여 연결시켰고, 이로인해 주파수특성은 원래의 설계조건, 즉 통과대역 감쇠 0.2dB이하, 저지대역 감쇠 30dB와 차단주파수 4MHz를 모두 만족시켰으며, 차단특성은 이론적인 경우보다 약 7dB만큼 더욱 특성이 개선되었다.

• 한국정보통신학회논문지
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• 제4권1호
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• pp.105-113
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• 2000

디지털 통신시스템에 사용되는 파형 성형 필터를 고정소수점으로 설계하는 방법에 대하여 제시한다. 기존에는 설계가 간단한 RCF(Raised Cosine Filter) 또는 Root Squared RCF를 많이 사용했으나 대역제한 특성이 나쁘고 부동소수점 계수로 설계되는 단점이 있다. 본 논문에서는 혼합 선형계획법을 이용하여 고정소수점 파형 성형 필터를 설계하는 방법을 제시하구 정합 필터로 사용하기 위한 Root Squared 형태에 대해서도 소개한다. 몇 개의 설계 예제를 통하여 제안된 설계 방식이 기존의 RCF나 Root Squared RCF와 비교하여 동일한 성능에서 20%이상 간단히 설계가 가능함을 보이고 있다. 특히 급격한 대역제한이 요구되는 IS-95와 같은 무선 통신시스템에서 표준 필터보다 ISI가 75%이상 개선된 결과를 제시하고 있다.

• 한국정보통신학회논문지
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• 제5권4호
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• pp.630-638
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• 2001

본 논문은 기존의 고정밀 오디오 ADC 칩 내에서 통과대역 내에서 발생하는 감쇠 특성을 보상하기 위해 디지털 데시메이션 필터의 구조를 FIR와 IIR 필터를 혼합한 구조를 제시하였다. 제시된 AU 구조에 의해 기존의 디지털 데시메이션 필터 구조 보다 RAM과 MAC크기가 감소됨을 알 수 있었고, 6차 $\Delta\Sigma$ 변조기와 디지털 데시메이션 필터의 특성은 통과대역 내$(\leq\; 0.4535 \times fs)$에서 진폭은 $\pm0.0007dB,\; 0.4535\times fs$ 에서 감쇠는 -0.0013(dB), 저지대역 이상$(\geq\; 0.5465 \times fs)$에서 감쇠는 -110dB였고, 통과대역 내에서 군지연이 30.07/fs〔s〕이고, 군지연 오차가 0.1672%였으며, 군지연 특성은 기존 구조와 유사하였다.

• 반도체디스플레이기술학회지
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• 제20권3호
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• pp.71-76
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• 2021

Digital decimation filters are used in various digital signal processing systems using ADCs, including digital communication systems and sensor network systems. When the sampling rate of digital data is reduced, aliasing occurs. So, an anti-aliasing filter is necessary to suppress aliasing before down-sampling the data. Since the anti-aliasing filter has to have a sharp transition band between the passband and the stopband, the order of the filter is very high. However, as the order of the filter increases, the complexity and area of the filter increase, and more power is consumed. Therefore, in this paper, we propose two types of decimation filters, focusing on reducing the area of the hardware. In both cases, the complexity of the circuit is reduced by applying the required down-sampling rate in two times instead of at once. In addition, CIC decimation filters without a multiplier are used as the decimation filter of the first stage. The second stage is implemented using a CIC filter and a down sampler with an anti-aliasing filter, respectively. It is designed with Verilog-HDL and its function and implementation are validated using ModelSim and Quartus, respectively.