3D애니메이션에서 표현 할 수 있는 캐릭터 애니메이션의 범위가 점점 다양, 정교해지고 복잡해짐에 따라 애니메이팅 퀄리티에 가장 직접적으로 영향을 줄 수 있는 리깅의 중요성은 더욱 더 커져가고 있다. 또한 3D애니메이션 제작 프로덕션과정에서 퀄리티 이상으로 중요한 부분이 모든 제작 공정의 신속성이며 가장 많은 인원이 투입되고 가장 오랜 시간이 걸리는 애니메이팅 프로세스를 위하여 테크니컬 디렉터(TD)들의 정확하고 신속한 리깅 프로세스 파이프라인 구축과 애니메이팅 과정 중 발생하는 오류와 수정사항에 대하여 즉각적인 대처와 적용의 중요성은 더욱 대두되고 있다. 테크니컬 디렉터란 3D애니메이션 제작이 고도화 되어가면서 새로 등장한 직업으로 각 제작 프로세스간의 흐름을 원활하게 하고 작업의 효율성과 기술적 지원을 하는 직무이다. 해외 메이저 애니메이션 스튜디오의 경우 파이프라인 테크니컬 디렉터, 리깅 테크니컬 디렉터, 렌더팜 테크니컬 디렉터 등 세분화하여 인력을 운용하고 있다. 해외 메이저 스튜디오 같은 경우 대부분 인하우스(In-house) 소프트웨어를 자체 개발하여 리깅, 애니메이션 프로세스를 처리하고 있고 소프트웨어의 개발 코드를 가짐으로서 작품의 방향성에 적합하게 프러덕션 파이프라인을 자유롭게 개발, 변형해 애니메이터들이 애니메이팅을 하는데 있어 최적의 환경을 구축해 주기 위한 노력을 하고 있다. 그러나 자체 인하우스(In-house)소프트웨어를 개발하거나 테크니컬 디렉터를 고용 할 여력이 없는 영세업체들, 개인 창작자들, 학생들이 작품에 적합한 리깅 프로세스를 개발하고 적용, 안정화시키기에는 너무 많은 노력과 비효율적인 시간, 자본이 들기 마련이다. 본 연구에서는 시중에 출시된 여러 오토 리깅 툴 중에 본 연구의 대상이 되는 사람들에게 가장 적합한 오토 리깅 툴을 제시하고 3D 캐릭터 리깅에 대한 지식이 부족한 사람들에게 가장 정확하고 신속한 오토 리깅 프로세스 설정 방법을 제시하며 프로덕션 파이프라인에 오토 리깅 툴을 사용 시에 그 효율성에 대하여 고찰하였다.
SoC 설계의 복잡도가 지속적으로 커짐에 따라 기존의 소프트웨어 모델을 이용한 시뮬레이션 방법으로는 이를 검증하기에는 너무 많은 시간이 소요되어 많은 문제가 있다. 이를 해결하기 위해 시뮬레이션 방법보다 훨씬 빠른 검증속도를 제공하는 다양한 FPGA 기반의 로직 에뮬레이터가 활발히 연구되어왔다. 하지만 제한된 FPGA 핀 수로 인해 FPGA 내부에서 매우 낮은 자원이용률을 초래하고 있을 뿐만 아니라, 검증 대상이 되는 회로의 크기가 커짐에 비례하여 에뮬에이션의 속도가 현저하게 느려지는 문제점이 있다. 본 논문에서는 파이프라인 방식의 신호전달을 통하에 FPGA의 자원이용률을 극대화할 수 있을 뿐만 아니라 에뮬레이션의 속도도 크게 높일 수 있는 시스템 수준의 새로운 에뮬레이터 구조와 소프트웨어를 제안한다. 파이프라인의 링을 통하여 다수의 로직신호선을 하나의 실제 핀에 할당하여 핀 제한 문제를 해결하고, FPGA 간의 신호전달 경로를 사용자회로와 분리시킴으로서 빠른 시스템 클록의 사용을 가능케 하며 분할된 회로간에 조합경로를 줄여 실제 에뮬레이션클록의 속도를 높일 수 있었다. 또한 신호의 전달을 파이프라인 방식으로 보내기 위해 적용하는 스케줄링을 계산의 복잡도가 낮은 휴리스틱 방법을 적용하였다. 12비트 마이크로콘트롤로를 간단한 휴리스틱 스케줄링 알고리즘을 적용한 실험결과를 통하여 높은 검증속도를 확인하였다.
As of early 2015, more than 12,000 Near-Earth Objects (NEOs) have been catalogued by the Minor Planet Center, however their observational properties such as broadband colors and rotational periods are known only for a small fraction of the population. Thanks to time series observations with the KMTNet, orbits, optical sizes (and albedo), spin states and three dimensional shapes of asteroids and comets including NEOs will be systematically investigated and archived for the first time. Based on SDSS and BVRI colors, their approximate surface mineralogy will also be characterized. This so-called DEEP-South (Deep Ecliptic Patrol of the Southern Sky) project will provide a prompt solution to the demand from the scientific community to bridge the gaps in global sky coverage with a coordinated use of the network of ground-based telescopes in the southern hemisphere. We will soon finish implementing dedicated software subsystem consisted of automated observation scheduler and data pipeline for the sake of increased discovery rate, rapid follow-up, timely phase coverage, and efficient data analysis. We will give a brief introduction to test runs conducted at CTIO with the first KMTNet telescope in February and March 2015 and experimental data processing. Preliminary scientific results will also be presented.
NAND 플래시 메모리를 이용한 카드가 보편화되어 이제는 대량의 멀티미디어 데이터를 모두 저장할 수 있는 수준에 이르렀다. 하지만 NAND 플래시 셀(cell)의 느린 동작으로 인하여 대량의 데이터를 빠르게 전송하기에는 많이 부족한 수준이다. 즉 대량의 멀티미디어 데이터를 NAND 플래시 메모리 카드로 전송할 경우 많은 시간이 걸리는 단점이 있다. 이에 본 논문에서는 데이터 전송률을 높이기 위한 새로운 하드웨어 및 소프트웨어의 구조를 제안한다. 제안하는 구조에서는 기존의 직렬 처리(serial processing) 기법과 다른, 다중 처리(multiprocessing) 기법을 사용하였다. 제안된 구조를 이용하여 VIP(Virtual IP) 환경에서 시뮬레이션하고 FPGA 보드환경에서 최종 실험하였다. 실험 결과 VIP환경에서는 160MB/s의 다운로드 성능을 볼 수 있었으며, FPGA 보드환경에서는 85.3MB/s의 다운로드 성능을 볼 수 있었다.
본 논문에서는 시분할 방식을 확장하여 윈도를 통해 비터비 복호화 되는 단위를 다중으로 버퍼링하고 병렬적으로 처리하는 비터비 복호화기를 구현한다. 연속적으로 입력되는 신호를 복호화 길이의 배수로 버퍼링한 후 이를 고속의 비터비 복호화기 셀을 이용하여 병렬적으로 복호화를 수행한다. 비터비 복호화기 셀의 사용수에 비례하여 데이터 출력율을 얻을 수 있는데 입력 버퍼의 프로그래밍 및 수정에 따라서 이러한 동작을 만족시킬 수 있다. 구현된 비터비 복호화기 셀은 해밍 거리 계산을 위한 HD 블록, 각 상태의 계산을 위한 CM 블록, 비교를 위한 CS 블록, 그리고 trace-back을 위한 TB 블록 및 LIFO 등으로 구성된다. 비터비 복호화기 셀은 ALTERA의 APEX20KC EP20K600CB652-7 FPGA에서 $1\%(351;cell)$의 LAB(Logic a..ay block)를 사용하여 최대 139MHz에서 안정적으로 동작할 수 있었다. 또한 비터비 복호화기 셀과 입출력 버퍼링을 위한 회로를 포함한 전체 비터비 복호화기는 약 $23\%$의 자원을 사용하면서 최대 1Gbps의 데이터 출력율을 가질 수 있도록 설계하였다.
본 논문에서는 멀티미디어 SoC 플랫폼의 ASIC 설계에 대해 기술한다. 구현된 플랫폼은 32비트 OpenRISC1200 마이크로프로세서, WISHBONE 온 칩 버스, VGA 제어기, 디버그 인터페이스, SRAM 인터페이스 및 UART로 구성된다. 32 비트 OpenRISC1200 프로세서는 명령어 버스와 데이터 버스가 분리된 하버드 구조와 5단 파이프라인 구조를 가지고 VGA 제어기는 메모리로부터 읽은 이미지 파일에 대한 데이터를 RGB 값으로 CRT 혹은 LCD에 출력한다. 디버그 인터페이스는 플랫폼에 대한 디버깅 기능을 지원하고 SRAM 인터페이스는 18비트 어드레스 버스와 32비트 데이터 버스를 지원한다. UART는 RS232 프로토콜을 지원하는 시리얼 통신 기능을 제공한다. 본 플랫폼은 Xilinx VIRTEX-4 XC4VLX80 FPGA에 설계 및 검증되었다. 테스트 코드는 크로스 컴파일러로 생성되었고 JTAG 유틸리티 소프트웨어와 gdb를 이용하여 패러럴 케이블을 통해 FPGA 보드로 다운로드 하였다. 이 플랫폼은 최종적으로 Chartered 0.18um 공정을 이용하여 단일 ASIC 칩으로 구현 되었으며 100MHz 클록에서 동작함을 확인하였다.
본 논문에서는 기존에 얼굴 검출에 사용된 ICT(Improved Census Transform) 변환을 이용하여 눈, 코, 입 등의 얼굴 특징을 검출하는 하드웨어를 설계하였다. 파이프라인 구조를 이용하여 동작 속도를 높였고, ICT 변환, 메모리 공유, 동작 과정의 세분화를 통하여 메모리 사용량을 줄였다. 본 논문에서 사용한 알고리즘을 얼굴 검출 및 인식 분야에서 테스트용으로 주로 쓰이는 BioID 데이터베이스(database)를 이용하여 테스트한 결과 100%의 검출률을 보였고, 설계한 하드웨어의 결과도 이와 동일하였다. 또한 Synopsys사의 Design Compiler와 동부아남사의 $0.18{\mu}m$ library를 이용하여 합성한 결과 총 $376,821{\mu}m2$의 결과를 얻었고 78MHz의 동작 클럭 하에서 17.1msec의 검출 속도를 보였다. 본 논문은 소프트웨어 형태의 알고리즘을 임베디드 하드웨어로 구현함으로 인하여 실시간 처리의 가능성을 보였고, 저가격, 높은 이식성에 대한 가능성을 제시하였다.
본 논문은 SVM 알고리즘 기반의 실시간 사물 인식을 위한 고성능 벡터 내적 연산 회로를 제안한다. SVM 알고리즘은 다른 사물 인식 알고리즘에 비해 인식률이 높지만 연산량이 많다. 벡터 내적 연산은 SVM 알고리즘 연산의 주요 연산으로 사용되므로 실시간 사물 인식을 위해서는 고성능 벡터 내적 연산 회로의 구현이 필수적이다. 제안하는 회로는 연산 속도를 높이기 위해 6단 파이프라인 구조를 적용하였으며 SVM 기반 실시간 사물 인식을 가능하게 한다. 제안하는 회로는 Verilog HDL을 사용하여 RTL로 구현하였으며 실리콘 검증을 위해 TSMC 180nm 표준 셀 라이브러리를 이용하여 MPW 칩으로 제작하였다. 테스트 보드와 검증 애플리케이션 소프트웨어를 개발하고 이를 사용하여 MPW 칩의 동작을 확인하였다.
DEEP-South Scheduling and Data reduction System (DS SDS) consists of two separate software subsystems: Headquarters (HQ) at Korea Astronomy and Space Science Institute (KASI), and SDS Data Reduction (DR) at Korea Institute of Science and Technology Information (KISTI). HQ runs the DS Scheduling System (DSS), DS database (DB), and Control and Monitoring (C&M) designed to monitor and manage overall SDS actions. DR hosts the Moving Object Detection Program (MODP), Asteroid Spin Analysis Package (ASAP) and Data Reduction Control & Monitor (DRCM). MODP and ASAP conduct data analysis while DRCM checks if they are working properly. The functions of SDS is three-fold: (1) DSS plans schedules for three KMTNet stations, (2) DR performs data analysis, and (3) C&M checks whether DSS and DR function properly. DSS prepares a list of targets, aids users in deciding observation priority, calculates exposure time, schedules nightly runs, and archives data using Database Management System (DBMS). MODP is designed to discover moving objects on CCD images, while ASAP performs photometry and reconstructs their lightcurves. Based on ASAP lightcurve analysis and/or MODP astrometry, DSS schedules follow-up runs to be conducted with a part of, or three KMTNet telescopes.
Korea Microlensing Telescope Network (KMTNet) is the first optical survey system of its kind in a way that three KMTNet observatories are longitudinally well-separated, and thus have the benefit of 24-hour continuous monitoring of the southern sky. The wide-field and round-the-clock operation capabilities of this network facility are ideal for survey and the physical characterization of small Solar System bodies. We obtain their orbits, absolute magnitudes (H), three dimensional shape models, spin periods and spin states, activity levels based on the time-series broadband photometry. Their approximate surface mineralogy is also identified using colors and band slopes. The automated observation scheduler, the data pipeline, the dedicated computing facility, related research activity and the team members are collectively called 'DEEP-South' (DEep Ecliptic Patrol of Southern sky). DEEP-South observation is being made during the off-season for exoplanet search, yet part of the telescope time is shared in the period between when the Galactic bulge rises early in the morning and sets early in the evening. We present here the observation mode, strategy, software, test runs, early results, and the future plan of DEEP-South.
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[게시일 2004년 10월 1일]
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