• 한국시뮬레이션학회논문지
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• 제21권4호
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• pp.91-102
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• 2012

네트워크 포트스캔 공격은 내부 네트워크에 있는 시스템에서 열려 있는 포트를 알아내기 위한 방법이다. 기존 대부분의 침입탐지시스템(Intrusion Detection System; IDS)들은 단위 시간당 시스템 또는 네트워크에 몇 번의 패킷을 보냈는지의 횟수를 기록하여 전송한 패킷의 횟수가 임계치보다 높은 소스 인터넷 주소(source IP address)에 대해서 포트스캔 공격이 수행되었다고 간주하였다. 즉, 네트워크 포트스캔 공격을 수행한 소스 인터넷 주소에 대한 위험 정도는 IDS들이 기록한 포트스캔 공격횟수에 의존하였다. 그러나 단순히 포트스캔 공격 횟수에 기반을 둔 위험성의 측정은 느린 포트스캔 공격에 대해 거짓 부정(false negative)이 높아져 포트스캔 탐지율이 낮아진다는 문제가 있다. 본 연구에서는 네트워크 포트스캔 공격에 대해 좀 더 정확하고 포괄적인 구분을 하기 위해 4가지 형태의 정보를 요약한다. 포트스캔 공격에 대한 위험성을 집약적으로 나타내기 위하여 주성분분석(principal component analysis, PCA)에 의해 이러한 정보들을 정량화한 위험지수를 제안한다. 실험을 통해 제안한 위험지수를 이용한 탐지가 포트스캔 탐지율에 있어서 Snort보다 우수하다는 것을 보인다.

• 대한전자공학회논문지SD
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• 제46권5호
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• pp.1-8
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• 2009

스캔 기반 테스트 방법은 큰 순차 회로를 테스트하기 위한 매우 효율적이며 널리 사용되는 방법이다. 그러나 스캔 기반 테스트 방법은 테스트 패턴을 긴 스캔 체인을 통해서 순차적으로 인가해야 하기 때문에 긴 테스트 인가 시간을 필요로 한다. 또한, 스캔 쉬프트 동작이 정상 동작과 비교할 때 전력 소모를 급격히 증가시킨다. 이러한 문제점을 해결하기 위해서, 본 논문에서는 테스트 패턴 인가 시간과 테스트시의 전력 소모를 줄이기 위한 새로운 스캔 구조를 제안한다. 제안하는 스캔 구조는 스캔 체인을 여러 개의 세그먼트로 분할하고 specified bit를 포함하지 않는 세그먼트들을 바이패스 한다. 바이패스 되는 스캔 세그먼트들은 테스트 패턴 인가 동작에서 제외되기 때문에 테스트 패턴 인가 시간과 테스트시의 소모 전력이 상당히 줄어들게 된다.

• 한국정보처리학회논문지
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• 제7권10호
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• pp.3226-3235
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• 2000

반도체 집적 회로가 점점 복잡해지고 고속화되면서 반도체 집적 회로의 동작에 대한 검사 뿐 아니라, 회로가 원하는 시간 내에 동작함을 보장하는 지연 고장 검사의 중요성이 점점 커지고 있다. 본 논문에서는 경로 지연 고장에 대한 효율적인 테스트 입력 생성을 위하여 새로운 부분 확장 주사 방법을 제안한다. 본 논문에서는 유추와 할당을 적용한 테스트 입력 자동 생성기를 기반으로 하여 새로운 부분 주사 방법을 구현하였다. 우선적으로 표준 주사환경에서 테스트 입력을 생성한 후에 테스트 입력이 제대로 생성되지 않은 주사 사슬에 대하여 테스트 입력 생성기를 수행하는 동안의 정보를 이용하여 확장 주사 플립플롭이 적용될 플립플롭을 결정하였다. 확장 주사 플립플롭을 결정하는 기준으로서는 고장 검출율과 하드웨어 오버헤드를 사용하였다. 순차 회로인 ISCAS 89 벤치 마크 회로를 이용하여 실험을 수행하였으며, 실험을 통하여 표준 주사와 확장 주사 환경, 부분 확장 주사 환경에서 고장 검출율을 비교, 확인하였다. 그리고 새로운 알고리즘이 적용된 부분 확장 주사 방법에서 높은 고장 검출율을 확인함으로써 효율성을 입증하였다.

• 한국산학기술학회논문지
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• 제21권12호
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• pp.107-114
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• 2020

기계, 디자인, 중공업 분야에서 많이 사용되어오던 역설계 기법이 최근 건설 산업분야에 BIM(Building Information Modeling) 기반 역설계 기법인 Scan-to-BIM 기술로 적극적으로 도입되기 시작하였으며, 그동안 비효율적인 부분들을 개선하기 위한 알고리즘, 시스템, 장비 등의 개발이 이루어지면서 기술의 확장성이 더욱 커지고 있다. 본 연구에서는 객관적인 자료에 근거한 특허 분석을 통하여 한국, 미국, 유럽, 일본의 Scan-to-BIM 관련 기술 동향을 파악하여 한국 Scan-to-BIM 기술의 올바른 방향을 모색하고자 한다. 건설 산업기술 특허분석관련 선행 연구 분석, Scan-to-BIM 기술에 대한 이론적 고찰과 관련 선행연구 고찰, WIPSON 특허검색시스템을 사용한 한국, 미국, 유럽, 일본 네 국가의 관련 기술에 대한 공개된 특허 문헌을 검색하여 정보를 수집, 검증과정 및 유효 특허 추출이 이루어졌으며, 도출된 유효 특허 데이터를 이용하여 특허출원 연도별 동향, 국가별 동향, 그리고 국제특허분류(IPC: International Patent Classification) 코드를 통한 기술별 동향, 상위 20위 주요출원인 및 출원 주체 종류, 패밀리 특허 동향 등을 분석하였다.

• 전자공학회논문지C
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• 제35C권12호
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• pp.49-58
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• 1998

본 논문에서는 무고정 부분 스캔 테스트 방법을 위한 새로운 스캔 선택 알고리즘에 대하여 논한다. 무고정 부분 스캔 테스트 방법은 모든 플립-플롭을 스캔하지 않는다는 점을 제외하면 완전 스캔과 동일한 테스트 방법이다. 이 테스트 방법은 테스트 벡터를 입력, 인가, 혹은 적용 등, 어느 때에도 스캔, 비스캔 중 어느 플립-플롭의 데이터 값도 고정하지 않는다. 제안된 스캔 선택 알고리즘은 무고정 부분 스캔 테스트 방법에서 완전 스캔 고장 검출율을 거의 유지하면서 많은 플립-플롭을 스캔하지 않게 한다.

• 한국정밀공학회지
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• 제19권10호
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• pp.147-155
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• 2002

In the stereolithography process, the accuracy of product depends on laser power, scan speed, scan width, scan pattern, layer thickness, resin characteristics and so on. Therefore, appropriate process parameters are required for an accurate prototype. This paper presents a method to determine the key process parameters, i.e., laser scan speed, hatching space, and layer thickness based on scan length, scan area, and layer slope. In order to determine these parameters, three neural networks are employed to represent operator’s experience and knowledge. Optimum values on scan speed, hatching space and layer thickness are recommended to improve the surface roughness and build time on the developed SLA machine.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2002년도 추계학술대회 논문집
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• pp.1037-1040
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• 2002

In micro-stereolithography technology, fabrication conditions that include laser power, laser scan speed, laser scan pitch, and material property of photopolymer such as penetration depth and critical exposure are considered as major process variables. But the existing scan path generation methods based only on CAD model have not taken them into account, which has resulted in cross-section dimension of low accuracy. Thus, to enhance cross-section dimensional accuracy, the physical resin solidification n phenomena should be reflected in laser scan path generation and stage operating code. In this paper, multi-line experiments based on single line solidification model are performed. And the method for improving cross-section dimensional accuracy is presented, which is to apply the database based on experimental results to laser scan path generation.

• 대한전기학회논문지:시스템및제어부문D
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• 제49권11호
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• pp.637-642
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• 2000

IEEE 1149.1 boundary scan architecture is used as a standard in board-level system testing. The simplicity of this architecture is an advantage in system testing, but at the same time, it it makes a limitation of applications. Because of several problems such as 3-state net conflicts, or ambiguity issues, interconnect testing for multi-drop multi-board systems is more difficult than that of single board systems. A new approach using IEEE 1149.1 boundary scan architecture for multi-drop multi-board systems is developed in this paper. Adding boundary scan cells on backplane bus lines, each board has a complete scan-chain for interconnect test. This new scan-path insertion method on backplane bus using limited 1149.1 test bus less area overhead and mord efficient than previous approaches.

• 전자공학회논문지C
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• 제35C권3호
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• pp.1-15
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• 1998

In this paper, we propose a partial scan test method which can be applied to large VLSI designs. In this method, it is not necessary to hold neither scanned nor unscanned flip-flops during scan in, test application,or scan out. This test method requires almost identical design for testability modification and test wave form when compared to the full scan test method, and the method is applicable to large VLSI chips. The well known FAN algorithm has been modified to devise to sequential ATPG algorithm which is effective for the proposed test method. In addition, a partial scan algorithm which is effective for the proposed test method. In addition, a partial algorithm determined a maximal set of flip-flops which gives high fault coverage when they are unselected. The experimental resutls show that the proposed method allow as large as 20% flip-flops to remain unscanned without much decrease in the full scan fault coverage.

• 한국정밀공학회지
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• 제11권2호
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• pp.110-119
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• 1994

The Robust Controller for scan-loop is designed using LQG/LTR Methodology. The design and analysis of spiral, rosette and conical scan patterns are discussed. The perfermance and robustness of the LQG/LTR controller are analyzed through experiments and cpmpared with those of the P-controller. Especially to improve the scan performance at large look angle, the cage coil output is linearized using a binomial equation. It is demonstrated that the scan-loop system by the LQG/LTR control is very robust to phase uncertainties.