• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.619-620
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• 2006

This paper presents a design of a 6-bit 2.704Gsamples/s D/A converter (DAC) for DS-CDMA UWB transceivers. The proposed DAC was designed with a current steering segmented 4+2 architecture for high frequency sampling rate. For low glitches, optimized deglitch circuit is adopted for the selection of current sources. The measured integral nonlinearity (INL) is -0.081 LSB and the measured differential nonlinearity (DNL) is -0.065 LSB. The DAC implemented in a 0.13um CMOS technology shows s spurious free dynamic range (SFDR) of 50dB from dc to Nyquist frequency. The prototype DAC consumes 28mW for a Nyquist sinusoidal output signal at a 2.704Gsamples/s. The chip has an active area of $0.76mm^2$.

• Communications for Statistical Applications and Methods
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• 제31권5호
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• pp.535-556
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• 2024

Measuring stock market volatility and its determinants is critical for stock market participants, as volatility spillover effects affect corporate performance. This study adopted a novel approach to analysing and implementing GARCH-MIDAS modelling methods. The classical GARCH as a benchmark and the univariate GARCH-MIDAS framework are the GARCH family models whose forecasting outcomes are examined. The outcome of GARCH-MIDAS analyses suggests that inflation, interest rate, exchange rate, and oil price are significant determinants of the volatility of the Johannesburg Stock Market All Share Index. While for Nigeria, the volatility reacts significantly to the exchange rate and oil price. Furthermore, inflation, exchange rate, interest rate, and oil price significantly influence Ghanaian equity volatility, especially for the long-term volatility component. The significant shock of the oil price and exchange rate to volatility is present in all three markets using the generalized autoregressive conditional heteroscedastic-mixed data sampling (GARCH-MIDAS) framework. The GARCH-MIDAS, with a powerful fusion of the GARCH model's volatility-capturing capabilities and the MIDAS approach's ability to handle mixed-frequency data, predicts the volatility for all variables better than the traditional GARCH framework. Incorporating these two techniques provides an innovative and comprehensive approach to modelling stock returns, making it an extremely useful tool for researchers, financial analysts, and investors.

• 한국정밀공학회지
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• 제19권9호
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• pp.172-178
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• 2002

One of the ever-increasing demands on the performances of heterodyne interferometers is to improve the measurement resolution, of which current state -of-the-art reaches the region of sub-nanometers. So far, the demand has been met by increasing the clock speed that drives the electronics involved fur the phase measurement of the Doppler shift, but its further advance is being hampered by the technological limit of modem electronics. To cope with the problem, in this investigation, we propose a new scheme of phase -measuring electronics that reduces the measurement resolution without further increase in clock speed. Our scheme adopts a super-heterodyne technique that lowers the original beat frequency to a level of 1 MHz by mixing it with a stable reference signal generated from a special phase- locked-loop. The technique enables us to measure the phase of Doppler shift with a resolution of 1.58 nanometer at a sampling rate of 1 MHz. To avoid the undesirable decrease in the maximum measurable speed caused by the lowered beat frequency, a special form of frequency up-down counting technique is combined with the super-heterodyning. This allows performing required phase unwrapping simply by using programmable digital gates without 2n ambiguities up to the maximum velocity guaranteed by the original beat frequency.

• 대한전자공학회논문지SD
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• 제48권1호
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• pp.50-55
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• 2011

본 논문은 Feedback 적분기 계수를 이용하여 IF 대역의 중심주파수 조절이 가능한 Bandpass SC Sigma-de1ta 변조기를 제안한다. 제안한 구조는 Feedback loop에 적분기를 추가함으로서 동일 차수의 기존 구조에 비해 중심주파수 조절에 필요한 계수와 계수를 결정하는 커패시터의 수를 줄이고 기본적인 비중첩 클락 이외의 추가적인 클락 및 클락에 대한 부가회로가 필요하지 않다. 따라서 설계가 용이하며, 고차 구성이 가능하면서 더 높은 해상도를 가진다. $0.18{\mu}m$ CMOS 공정을 이용하여 설계하였으며, 200 kHz의 대역폭, 80 MHZ의 샘플링 주파수에서 15 MHz, 20 MHz, 25 MHz 의 중심주파수 일 때 12 bit 이상의 해상도를 가진다.

• 한국산학기술학회논문지
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• 제15권10호
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• pp.6296-6302
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• 2014

본 논문에서, 가시광 발광 다이오드를 데이터 전송용 광원으로 사용하는 광무선 전송 시스템의 채널 용량을 증가시키는 새로운 기법을 제안하였다. 압축센싱을 기반으로 하는 적응형 샘플링 기법과 L1최소화 기법을 이용하여 직교 주파수 분할 다중방식기반 직교 위상천이 변조 (OFDM-QPSK: orthogonal frequency division multiplexed-qudarature phase shift keying) 데이터를 압축무선 전송한후, 수신단에서 복원하였다. 제안된 기법을 실험적으로 검증하기 위해서 소규모 링크를 이용하여 전송실험한 결과, OFDM-QPSK 데이터 전송률이 30.72Mb/s에서 51.2Mb/s로 증가함을 확인하였다. 이때의 오류벡터크기(EVM: error vector magnitude)값은 31%이었고, 에러정정 코드를 적용할 경우, 완벽하게 복원 가능함을 확인하였다.

• 대한의용생체공학회:의공학회지
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• 제20권3호
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• pp.275-281
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• 1999

현재 널리 쓰이고 있는 PW 도플러 시스템 주파수가 나이퀴스트 주파수를 초과할 경우 스텍트럼 aliasing 현상에 의하여 정확한 혈류 속도의 측정을 할 수 없다는 문제점을 가지고 있다 . 도플러 스펙트럼의 aliasing 현상을 극복하기 위하여 통상적으로 기준선 (Base Line) 이동기법을 사용하고 있으나 도플러 오디오 신호는 aliasing 된채로 남게 된다. 이 논문에서는 주파수 천이 및 필터링 기법들을 적절히 적용하여 기준선 이동시 도플러 스텍트럼과 오디오 신호의 aliasing 현상을 함께 제거할 수 있는 기법을 제안한다. 제안된 방법은 단방향 혈류 성분을 검사하는 경우 aliasing 현상 없이 측정 가능한 도플러 주파수를 나이퀴스트 주파수의 두배인 PRF 까지 증가되도록 한다. 실제 시스템에서 얻어진 신호를 이용하여 제안된 방법을 실험적으로 검증하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2000년도 영호남학술대회 논문집
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• pp.82-85
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• 2000

We introduce pulsed $CO_2$ laser power supply excited by half-wave rectified 60Hz AC discharge some advantage of cost and size compared to a typical pulsed power supply. AC frequency is adjusted from 10Hz to 60Hz to control laser output. In this laser, a low voltage open loop control for high voltage AC discharge circuits is employed to avoid the HV sampling or switching. The control is achieved by using a ZCS circuit and a PIC one-chip microprocessor that control the gate signal of SCR precisely. The pulse repetition rate is limited by 60Hz due to a high leakage inductance. The maximum laser output was obtained about 20W at the condition of total pressure, 18Torr and pulse repetition rate,60Hz.

• 한국습지학회지
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• 제20권2호
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• pp.105-115
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• 2018

수문기상자료의 빈도해석은 풍수해에 따른 대응 및 시설물의 설계기준에 있어 중요한 요소 중 하나이다. 일반적으로 수문기상자료에 대한 빈도해석의 경우 관측자료는 통계적으로 정상성을 가진다고 가정하고, 확률분포의 매개변수를 고려하는 매개변수적 방법을 적용하고 있다. 이러한, 매개변수적 빈도해석을 위해서는 신뢰성 있는 충분한 자료의 수집이 필요하지만, 강수량과 다르게 적설량의 경우 계절적 특성과 함께 최근에는 기후변화로 인한 적설량 관측일수 및 평균 최심신적설량이 감소하기 때문에 부족한 자료에 대한 문제점을 보완할 필요가 있다. 이에 본 연구에서는 매개변수 빈도해석 방법과 부족한 자료의 문제점을 보완할 수 있는 표본 재추출 기법인 Bootstrap방법과 SIR(Sampling Importance Resampling)알고리즘을 적용하여 적설량의 빈도해석을 실시하였다. 58개 기상관측소에 대해 재추출된 일 최대 최심신적설량 자료를 이용한 비매개변수적 빈도해석을 통해 확률적설량을 산정하고 이를 비교 분석하였다. 빈도별 확률적설량의 증감률을 검토한 결과 매개변수적 빈도해석과 비매개변수적 빈도해석에서 증감률을 나타내는 지점들이 대부분 일치하는 것으로 나타났다. 확률적설량은 관측 자료와 Bootstrap방법에서 -19.2%~3.9%, Bootstrap방법과 SIR알고리즘에서 -7.7%~137.8% 정도의 차이를 보였다. 표본 재추출 기법은 관측표본이 적은 적설량의 빈도해석 및 불확실성 범위의 제시가 가능함을 확인할 수 있었고, 이는 여름철 태풍과 같이 계절적 특성을 지닌 다른 자연재난의 해석에도 적용될 수 있을 것으로 판단된다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.165-168
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• 2002

As the demand for higher data-rate chip-to-chip communication such as memory-to-controller, processor-to-processor increases, low cost high-speed serial links\ulcorner become more attractive. This paper describes a 0.25-fm CMOS 1.6Gbps/pin 4-level transceiver using Stub Series Terminated Logic for high Bandwidth. For multi-gigabit/second application, the data rate is limited by Inter-Symbol Interference (ISI) caused by channel low pass effects, process-limited on-chip clock frequency, and serial link distance. The proposed transceiver uses multi-level signaling (4-level Pulse Amplitude Modulation) using push-pull type, double data rate and flash sampling. To reduce Process-Voltage-Temperature Variation and ISI including data dependency skew, the proposed high-speed calibration circuits with voltage swing controller, data linearity controller and slew rate controller maintains desirable output waveform and makes less sensitive output. In order to detect successfully the transmitted 1.6Gbps/pin 4-level data, the receiver is designed as simultaneous type with a kick - back noise-isolated reference voltage line structure and a 3-stage Gate-Isolated sense amplifier. The transceiver, which was fabricated using a 0.25 fm CMOS process, performs data rate of 1.6 ~ 2.0 Gbps/pin with a 400MHB internal clock, Stub Series Terminated Logic ever in 2.25 ~ 2.75V supply voltage. and occupied 500 * 6001m of area.

• 대한전자공학회논문지SD
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• 제40권5호
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• pp.312-320
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• 2003

본 논문에서는 고속 평판 디스플레이 응용을 위한 8b 200 MHz 0.18 um CMOS A/D 변환기 (Analog-to-Digital Converter:ADC)를 제안한다. 제안하는 A/D 변환기는 200 MHz의 샘플링 클럭 속도에서 샘플링 클럭 속도보다 더 높은 입력 대역폭을 얻기 위해서 개선된 bootstrapping 기법을 사용한다. Bootstrapping 기법이 적용된 샘플-앤-흘드 증폭기(Sample-and-Hold Amplifier. SHA)는 기존의 회로 보다 향상된 정확도를 가지며, 1.7 V의 전원 전압, 200 MHz의 샘플링 클럭, 500 MHz의 정현파 입력에서 SHA의 출력을 FFT(Fast Fourier Transform) 분석한 결과 7.2 비트의 유효 비트 수(effective number of bits)를 나타내었다. 또한 병합 캐패시터 스위칭 (Merged-Capacitor Switching:MCS) 기법을 사용하여 기존의 A/D 변환기에 사용되는 캐패시터의 숫자를 50 % 줄임으로써 샘플링 속도를 높임과 동시에 면적을 최소화하였다. 제안하는 40 변환기는 0.18 um n-well single-poly quad-metal CMOS 공정을 사용하여 모의 실험 되었으며, 1.7 V 전원 전압, 200 MHz의 샘플링 클럭에서 73 mW의 전력을 소모한다.