• 한국정보통신학회논문지
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• 제19권1호
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• pp.149-155
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• 2015

본 논문에서는 선형성이 개선된 5MHz의 샘플링 주파수를 가지는 10-비트 디지털/아날로그 변환기를 제안한다. 제안하는 디지털/아날로그 변환기는 10-비트 R-2R 기반 디지털/아날로그 변환기, rail-to-rail 입력 범위의 차동 전압증폭기를 이용하는 출력버퍼, 그리고 바이어스 전압을 위한 밴드-갭 기준전압 회로로 구성된다. R-2R 디지털/아날로그 변환기의 2R 구현에 스위치를 위해 사용되는 인버터의 turn-on 저항 값을 포함하여 설계함으로 선형성을 개선시킨다. DAC의 최종 출력 전압 범위는 출력버퍼에 차동전압증폭기를 이용함으로 R-2R의 rail-to-rail 출력 전압으로부터 $2/3{\times}VDD$로 결정된다. 제안된 디지털/아날로그 변환기는 1.2V 공급전압과 1-poly, 8-metal을 이용하는 130nm CMOS 공정에서 구현되었다. 측정된 디지털/아날로그 변환기의 동적특성은 9.4비트의 ENOB, 58dB의 SNDR, 그리고 63dBc의 SFDR이다. 측정된 DNL과 INL은 -/+0.35LSB 미만이다. 제작된 디지털/아날로그 변환기의 면적과 전력소모는 각각 $642.9{\times}366.6{\mu}m^2$과 2.95mW이다.

• 한국정보통신학회논문지
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• 제13권7호
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• pp.1393-1398
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• 2009

본 연구는 LCD용 비정질 실리콘박막트랜지스터의 제조공정중 가장 중요한 식각 공정에서 각 박막의 특성에 맞는 습식 및 건식식각공정을 개발하여 소자의 특성을 안정시키고자 한다. 본 연구의 수소화 된 비정질 실리콘 박막 트랜지스터는 Inverted Staggered 형태로 게이트 전극이 하부에 있다. 실험 방법은 게이트전극, 절연층, 전도층, 에치스토퍼 및 포토레지스터층을 연속 증착한다. 스토퍼층을 게이트 전극의 패턴으로 남기고, 그 위에 n+a-Si:H 층 및 NPR(Negative Photo Resister)을 형성시킨다. 상부 게이트 전극과 반대의 패턴으로 NPR층을 패터닝하여 그것을 마스크로 상부 n+a-Si:H 층을 식각하고, 남아있는 NPR층을 제거 한다. 그 위 에 Cr층을 증착한 후 패터닝 하여 소오스-드레인 전극을 위한 Cr층을 형성시켜 박막 트랜지스터를 제조한다. 여기서 각 박막의 패터닝은 식각 공정으로 각단위 박막의 특성에 맞는 건식 및 습식식각 공정이 필요하다. 제조한 박막 트랜지스터에서 가장 흔히 발생되는 문제는 주로 식각 공정시 over 및 under etching 이며, 정확한 식각을 위하여 각 박막에 맞는 식각공정을 개발하여 소자의 최적 특성을 제공하고자한다. 이와 같이 공정에 보다 엄격한 기준의 건식 및 습식식각 공정 그리고 세척 등의 처리공정을 정밀하게 실시하여 소자의 특성을 확실히 개선 할 수 있었다.

• 한국산학기술학회논문지
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• 제17권10호
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• pp.719-724
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• 2016

본 논문에서는 돌입전류로부터 전원변환장치를 보호하고 오동작을 예방하기 위해서 돌입전류 제한회로의 성능 향상방법에 관해 서술하였다. 군용 레이더의 전원변환장치를 운용하던 도중 회로차단기가 간헐적으로 동작하여 장비운용에 불편함이 초래되었다. 돌입전류 제한회로의 출력 전류를 측정해 본 결과 간헐적으로 250A이상 과전류가 발생하여 회로차단기가 동작하였다. 돌입전류 제한회로에 사용된 SCR(Silicon Controlled Rectifier) 분석, 돌입전류 제한회로의 동작원리 분석을 통해 의도치 않게 dv/dt triggering 방식으로 SCR이 도통되면서 과도한 전류가 발생한다는 것을 알 수 있었다, 분석한 원인을 바탕으로 SCR 양단에 급격한 전압 변화가 생기지 않도록 하고, SCR이 gate triggering 이외의 방식으로 도통 되어도 의도한 전류이상으로 돌입전류가 발생하지 않도록 SCR 앞단에 저항이 위치 하도록 회로를 변경하여 순간적인 전압 변화를 방지하였다. 마지막으로 돌입전류 제한회로의 전류 측정을 통해 의도한 전류 이상으로 돌입전류가 발생하지 않음을 입증 하였고, 상위체계에 부착시험을 통해 체계 영향성을 확인 하였으며, 전원변환장치에 적용하여 1년 이상 야전에서 운용결과 회로차단기가 동작하는 경우가 발생하지 않았다.

• 한국정보통신학회논문지
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• 제11권6호
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• pp.1099-1103
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• 2007

본 연구는 기존의 방식으로 만든 비정질 실리콘 박막 트랜지스터의 제조공정에서 발생되는 결함에 대한 원인을 분석하고 해결함으로써 수율을 증대시키고 신뢰성을 개선하고자한다. 본 연구의 수소화 된 비정질 실리콘 박막 트랜지스터는 Inverted Staggered 형태로 게이트 전극이 하부에 있다. 실험 방법은 게이트전극, 절연층, 전도층, 에치스토퍼 및 포토레지스터층을 연속 증착한다. 스토퍼층을 게이트 전극의 패턴으로 남기고, 그 위에 n+a-Si:H층 및 NPR(Negative Photo Resister)을 형성시킨다. 상부 게이트 전극과 반대의 패턴으로 NPR층을 패터닝 하여 그것을 마스크로 상부 n+a-Si:H 층을 식각하고, 남아있는 NPR층을 제거한다. 그 위에 Cr층을 증착한 후 패터닝하여 소오스-드레인 전극을 위한 Cr층을 형성시켜 박막 트랜지스터를 제조한다. 이렇게 제조한 박막 트랜지스터에서 생기는 문제는 주로 광식각공정시 PR의 잔존이나 세척시 얇은 화학막이 표면에 남거나 생겨서 발생되며, 이는 소자를 파괴시키는 주된 원인이 된다. 그러므로 이를 개선하기 위하여 ashing이나 세척공정을 보다 엄격하게 수행하였다. 이와 같이 공정에 보다 엄격한 기준의 세척과 여분의 처리 공정을 가하여 수율을 확실히 개선 할 수 있었다.

• 한국정보통신학회논문지
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• 제11권10호
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• pp.1899-1909
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• 2007

본 논문에서는 TFT-LCD 구동 IC 모듈의 소형화 측면에서 유리한 DC-DC 변환기 회로인 펌핑 커패시터 내장형 크로스-커플드 전하펌프(Cross-Coupled Charge Pump with Internal Pumping Capacitor) 회로가 새롭게 제안되었다. VGH 및 VGL 전하펌프 각각의 입력단과 전하 펌핑 노드를 연결하는 NMOS 및 PMOS 다이오드를 두어, 초기 동작 시 전하 펌핑 노드를 서로 같은 값으로 프리차지하여 대칭 적으로 전하 펌핑을 하도록 하였다. 그리고 첫 번째 전하 펌프의 구조를 다르게 설계하여 펌핑된 전하가 입력단으로 역류되는 현상을 방지하였다. 또한, 펌핑 클럭 구동 드라이버의 위치를 펌핑 커패시터 바로 앞에 두어 기생 저항으로 인한 펌핑 클럭 라인의 전압강하를 방지하여 구동능력을 향상 시켰다. 마지막으로 내장형 펌핑 커패시터를 Stack-MIM 커패시터를 사용하여 기존의 크로스-커플드 전하펌프 보다 레이아웃 면적을 최소화하였다. 제안된 TFT-LCD 구동 IC 용 전하펌프 회로를 $0.13{\mu}m$ Triple-Well DDI 공정을 사용하여 설계하고, 테스트 칩을 제작하여 검증하였다.

• 한국항행학회논문지
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• 제22권6호
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• pp.642-647
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• 2018

본 논문은 단일 전송선로의 전기적 길이만을 조정한 비대칭 분배기 설계를 나타내었다. 이 분배기는 3개의 단일 전송선로와 고립 저항 1개 그리고 입력과 출력의 포트 종단 임피던스가 서로 다른 형태로 구성되어 있다. 분배기의 특징은 입출력 포트 그리고 출력 포트와 고립저항 사이에 연결된 단일 전송선로의 전기적 길이를 조정하여 출력 포트의 분배비율을 조정하였다. 이러한 분배기의 설계 방법을 확인하기 위해서 1:2 분배 비율의 비대칭 분배기는 $60{\Omega}$의 단일 전송선로를 이용하여 입력 포트 임피던스는 $40{\Omega}$, 출력 포트의 임피던스는 $45{\Omega}$으로 동일하게 설정하였고, 삽입손실은1.7 dB/ 5.0 dB, 반사 손실은 -30 dB이상 그리고 고립도는 -35 dB이상 측정되었다. 또한, 1:4 분배 비율의 비대칭 분배기는 $40{\Omega}$의 단일 전송선로를 이용하여 입력 포트 임피던스는 $50{\Omega}$, 출력 포트의 임피던스는 $75{\Omega}$으로 동일하게 설정하여, 삽입손실은 1.3 dB/ 6.8 dB, 반사 손실은 -12 dB이상 그리고 고립도는 -19 dB이상 되는 전기적 특성을 확인하였다. 측정된 특성 데이터는 시뮬레이션과 잘 일치함을 확인하였다.

• 한국정보통신학회논문지
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• 제25권10호
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• pp.1409-1415
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• 2021

Rat-race 구조의 변형인 Gysel 전력분배기는 분배기내 저항을 쉽게 설정할 수 있는 장점을 가지고 있다. Gysel 전력분배기 내에서 선로 임피던스를 다르게 설정하면 두 개의 출력단자에서의 출력 전력 비율을 다양하게 분배할 수 있다. 본 논문에서는 Gysel 전력분배기에서 선로 임피던스를 변화하여 두 개의 출력 단자의 출력 비율을 1:3 또는 3:1로 선택할 수 있는 회로를 제안하였다. 선로의 임피던스 변화는 마이크로스트립 선로 형태의 전송선로 밑면에 비접지 동판을 위치시켜 구현할 수 있다. 비접지 동판과 접지면이 단락 연결하면 전송 선로는 마이크로스트립 선로로 동작하고, 비접지 동판과 접지면을 연결하지 않으면 전송 선로는 코플라나 선로로 동작하게 된다. 제안된 Gysel 가변전력분배기는 중심주파수 1.5GHz에서 제작하였다. 제작된 Gysel 가변 전력분배기는 1.3~1.7 GHz에서 입력 반사계수(S₁₁) -17dB 이하, 두개의 출력 단자의 전력차는 4.8±0.2dB, 높은 출력 전력을 가지는 단자로의 신호 전달계수(S₂₁)는 -1.39±0.12dB, 낮은 출력 전력을 가지는 단자로의 신호 전달계수(S₃₁)는 -6.15±0.08dB의 안정된 값을 가졌다.

• 한국정보전자통신기술학회논문지
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• 제15권2호
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• pp.109-116
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• 2022

본 논문에서는 센서 시스템에 유입된 60Hz 라인 주파수 잡음의 영향을 효과적으로 제거하기 위한 상태 변수 필터(state variable filter, SVF) 구조의 대역 억제 필터(band rejection filter, BRF)를 제안한다. 기존 SVF 구조의 BRF는 추가적인 연산 증폭기(operational amplifier, OPAMP)를 사용하여 저역 통과 필터(low pass filter, LPF) 출력과 고역 통과 필터(high pass filter, HPF) 출력 간의 합 또는 입력 신호와 대역 통과 필터(band pass filter, BPF) 출력 간의 차를 구함으로써 구현한다. 따라서 BRF의 신호 감쇄를 결정하는 노치 주파수(notch frequency)와 노치 깊이(notch depth)가 신호의 합 또는 차를 구하는데 사용한 저항의 허용 오차(tolerance)에 크게 의존된다. 반면에 제안 된 BRF는 SVF 구조 내에 BRF 출력이 자연발생적으로 형성되기 때문에 각 포트 간의 조합이 필요 없게 되어 기존 BRF와 달리 노치 주파수와 노치 깊이가 저항의 허용 오차에 영향을 받지 않는다. 제안된 BRF의 노치 주파수는 59.99Hz이며 몬테 카를로 시뮬레이션 결과를 통해 저항의 허용 오차에 전혀 영향을 받지 않는 것을 확인할 수 있었다. 노치 깊이도 평균 -42.54dB, 표준편차 0.63dB를 가져 BRF로서 정상적인 동작이 가능함을 확인하였다. 또한 제안된 BRF를 가지고 60Hz 잡음에 간섭이 된 심전도 신호에 대하여 잡음 필터링을 적용한 결과를 보여주었으며 60Hz 잡음이 적절하게 억제되는 것을 확인할 수 있었다.

• 전기전자학회논문지
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• 제27권1호
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• pp.45-52
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• 2023

다양한 열전쌍(TC)의 냉점보정(CJC)과 단선 감지 회로설계와 이를 이용한 다채널 TC 인터페이스 회로를 설계하였다. 냉점보정(CJC)과 단선 감지 기능 회로는 열전쌍, CJC 반도체 소자, 계측 증폭기(IA), 단선 감지용 저항 2개와 하나의 다이오드로 구성된다. 이 기본회로를 바탕으로 다채널 인터페이스 회로도 구현하였다. CJC는 보상 전용 반도체와 IA를 사용하여 구현하였고, 단선감지는 2개의 저항과 하니의 다이오드를 사용하여 IA 입력전압이 -0.42V가 되도록 하여 검출하였다. R-형 TC를 사용하여 실험한 결과 설계한 회로는 0℃~1400℃의 온도범위에서 냉점보정 후 오차가 0.14mV에서 3㎶로 감소되었다. 또한, TC가 정상에서 단선인 경우 IA의 출력전압이 88mV에서 -0.42V로 포화된 것을 확인하였다. 0℃~1400℃의 온도 범위에서 설계한 회로의 출력전압은 0V~10V이였다. R-형 TC를 사용하여 4-채널 인터페이스를 실험한 결과에서도 각 채널에 CJC와 단선 감지 결과와 거의 동일하였다. 구현한 다채널 인터페이스는 CJC 반도체 소자의 단자의 변경과 IA의 이득을 조절하면 E, J, K, T, R, S-형 TC에도 동일하게 적용할 수 있는 특징을 갖는다.

• 마이크로전자및패키징학회지
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• 제31권2호
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• pp.69-77
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• 2024

최근 전자기기의 소형화, 다기능화 등으로 인한 전자부품 실장 영역의 한계치를 극복하고 플라스틱 사출물에 직접 회로를 인쇄하고 소자 및 부품을 실장하는 molded interconnect device (MID) 형태의 패키징 기법이 도입되고 있다. 다만 열 안정성이 낮은 플라스틱 사출물을 사용하는 경우, 종래의 리플로우 공정을 통한 부품 실장에 어려움이 있다. 본 연구에서는 특정 부위 혹은 소재만을 가열할 수 있는 유도가열 현상을 이용하여 플라스틱에 어떠한 열 데미지 없이 솔더를 용융시켜 실장하는 공정을 개발하였다. 가열하고자 하는 부위에 자속을 집중시킬 수 있는 유도가열용 Cu 코일 형상을 설계하고, 유한요소해석을 통해 패드부 자속 집중 및 가열 정도를 검증하였다. Polycarbonate 기판 위에 실장공정 검증을 위한 LED, capacitor, resistor, connector를 각각 유도가열을 통해 실장하고 작동여부를 확인하였다. 본 연구를 통해 리플로우 공법의 한계를 극복가능한 자기유도를 통한 선택적 가열 공정의 적용 가능성을 제시하였다.