• 한국전기전자재료학회논문지
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• 제21권11호
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• pp.968-972
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• 2008

Ni/Ti/Al multilayer system ('/'denotes the deposition sequence) was tested for low-resistance ohmic contact formation to Al-implanted p-type 4H-SiC. Ni 30 nm / Ti 50 nm / Al 300 nm layers were sequentially deposited by e-beam evaporation on the 4H-SiC samples which were implanted with Al (norminal doping concentration = $4\times10^{19}cm^{-3}$) and then annealed at $1700^{\circ}C$ for dopant activation. Rapid thermal anneal (RTA) temperature for ohmic contact formation was varied in the range of $840\sim930^{\circ}C$. Specific contact resistances were extracted from the measured current vs. voltage (I-V) data of linear- and circular transfer length method (TLM) patterns. In constrast to Ni contact, Ni/Ti/Al contact shows perfectly linear I-V characteristics, and possesses much lower contact resistance of about $2\sim3\times10^{-4}\Omega{\cdot}cm^2$ even after low-temperature RTA at $840^{\circ}C$, which is about 2 orders of magnitude smaller than that of Ni contact. Therefore, it was shown that RTA temperature for ohmic contact formation can be lowered to at least $840^{\circ}C$ without significant compromise of contact resistance. X-ray diffraction (XRD) analysis indicated the existence of intermetallic compounds of Ni and Al as well as $NiSi_{1-x}$, but characteristic peaks of $Ti_{3}SiC_2$, a probable narrow-gap interfacial alloy responsible for low-resistance Ti/Al ohmic contact formation, were not detected. Therefore, Al in-diffusion into SiC surface region is considered to be the dominant mechanism of improvement in conduction behavior of Ni/Ti/Al contact.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
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• pp.399-399
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• 2013

Metal silicides는 Si 기반의microelectronic devices의 interconnect와 contact 물질 등에 사용하기 위하여 그 형성 mechanism과 전기적 특성에 대한 연구가 많이 이루어지고 있다. 이 중 Rare-earth(RE) silicides는 저온에서 silicides를 형성하고, n-type Si과 낮은 Schottky Barrier contact (~0.3 eV)을 이룬다. 또한 낮은 resistivity와 Si과의 작은 lattice mismatch, 그리고 epitaxial growth의 가능성, 높은 thermal stability 등의 장점을 갖고 있다. RE silicides 중 ytterbium silicide는 가장 낮은 electric work function을 갖고 있어 n-channel schottky barrier MOSFETs의 source/drain으로 주목받고 있다. 또한 Silicon 기반의 CMOSFETs의 성능 향상 한계로 인하여 germanium 기반의 소자에 대한 연구가 이루어져 왔다. Ge 기반 FETs 제작을 위해서는 낮은 source/drain series/contact resistances의 contact을 형성해야 한다. 본 연구에서는 저접촉 저항 contact material로서 ytterbium germanide의 가능성에 대해 고찰하고자 하였다. HRTEM과 EDS를 이용하여 ytterbium germanide의 미세구조 분석과 면저항 및 Schottky Barrier Heights 등의 전기적 특성 분석을 진행하였다. Low doped n-type Ge (100) wafer를 1%의 hydrofluoric (HF) acid solution에 세정하여 native oxide layer를 제거하고, 고진공에서 RF sputtering 법을 이용하여 ytterbium 30 nm를 먼저 증착하고, 그 위에 ytterbium의 oxidation을 방지하기 위한 capping layer로 100 nm 두께의 TiN을 증착하였다. 증착 후, rapid thermal anneal (RTA)을 이용하여 N2 분위기에서 $300{\sim}700^{\circ}C$에서 각각 1분간 열처리하여 ytterbium germanides를 형성하였다. Ytterbium germanide의 미세구조 분석은 transmission electron microscopy (JEM-2100F)을 이용하였다. 면 저항 측정을 위해 sulfuric acid와 hydrogen peroxide solution (H2SO4:H2O2=6:1)에서 strip을 진행하여 TiN과 unreacted Yb을 제거하였고, 4-point probe를 통하여 측정하였다. Yb germanides의 면저항은 열처리 온도 증가에 따라 감소하다 증가하는 경향을 보이고, $400{\sim}500^{\circ}C$에서 가장 작은 면저항을 나타내었다. HRTEM 분석 결과, deposition 과정에서 Yb과 Si의 intermixing이 일어나 amorphous layer가 존재하였고, 열처리 온도가 증가하면서 diffusion이 더 활발히 일어나 amorphous layer의 두께가 증가하였다. $350^{\circ}C$ 열처리 샘플에서 germanide/Ge interface에서 epitaxial 구조의 crystalline Yb germanide가 형성되었고, EDS 측정 및 diffraction pattern을 통하여 안정상인 YbGe2-X phase임을 확인하였다. 이러한 epitaxial growth는 면저항의 감소를 가져왔으며, 열처리 온도가 증가하면서 epitaxial layer가 증가하다가 고온에서 polycrystalline 구조의 Yb germanide가 형성되어 면저항의 증가를 가져왔다. Schottky Barrier Heights 측정 결과 또한 면저항 경향과 동일하게 열처리 증가에 따라 감소하다가 고온에서 다시 증가하였다.

• 한국산학기술학회논문지
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• 제8권2호
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• pp.195-200
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• 2007

최소선폭 $0.1{\mu}m$ 이하의 살리사이드 공정을 상정하여 $10nm-Ni_{0.5}Co_{0.5}/70\;nm-Poly-Si/200\;nm-SiO_2$ 구조로부터 쾌속 열처리를 이용해서 실리사이드 온도를 $600{\sim}1100^{\circ}C$까지 변화시키면서 복합실리사이드를 제조하고 이들의 면저항의 변화와 미세구조의 변화를 면저항 측정기와 TEM 수직단면, 오제이 두께 분석으로 확인하였다. 기존의 동일한 공정으로 제조된 니켈실리사이드에 비해 제안된 니켈 코발트 복합실리사이드는 $900^{\circ}C$까지 저저항을 유지시킬 수 있는 장점이 있었고 20nm 두께의 균일한 실리사이드 층을 폴리실리콘 상부에 형성시킬 수 있었다. 고온 처리시에는 복합실리사이드와 실리콘의 전기적으로 상분리되는 혼합현상으로 고저항 특성이 나타나는 문제를 확인하였다. 제안된 NiCo 합금 박막을 70nm 높이의 폴리실리콘 게이트를 가진 디바이스에 $900^{\circ}C$이하의 실리사이드화 온도에서 효과적으로 산리사이드 공정의 적용이 기대되었다.

• 대한전자공학회논문지SD
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• 제39권5호
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• pp.16-22
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• 2002

본 논문에서는 선비정질화 이온주입과 BPSG(boro-phosphosilicate glass)를 위한 FA(furnace anneal) 공정이 적용된 양질의 p/sup +/-n 박막 접합을 형성하는 공정 조건을 제시하였다. 단결정 실리콘 기판을 As과 Ge 이온으로 45keV와 3×10/sup 14/cm/sup -2/로 주입하여 선비정질화 하였으며, p형 이온으로는 BF₂ 이온을 20keV, 2×10/sup 15/cm/sup -2/로 주입하였다. 고온 열처리는 furnace와 급속 열처기로 수행하였으며, 급속 열처리 온도는 950∼1050℃이며 FA는 BPSG 공정을 위해 850℃/4O분간 수행하였다. 박막 접합의 특성을 고려하기 위해 접합깊이, 면저항 및 다이오드 누설 전류를 측정 ·분석하였다. Ge 이온으로 선비정질화 하였을 경우 As 이온보다 대부분의 접합 특성에서 우수한 결과를 나타내었다. Ge으로 선비정질화하고 1000℃의 RTA를 수행한 경우에 가장 양호한 특성을 나타내었으며, FA를 포함한 경우에는 RTA 1050℃+FA의 열처리 조건에서 Ge 이온으로 선비정질화 했을 때 면저항과 접합깊이의 곱 및 누설 전류에서 양호한 특성을 나타내었다.