• 한국통신학회논문지
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• 제29권11A
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• pp.1263-1270
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• 2004

OFDM (Orthogonal Frequency Division Multiplexing) 기반의 무선 랜 모뎀에 사용되는 고속/저전력 64-점 FFT/IFFT 프로세서 코어를 설계하였다. Radix-2/4/8 DIF (Decimation-In-Frequency) FFT 알고리듬을 R2SDF (Radix-2 Single-path Delay Feedback) 구조에 적용하여 설계하였으며, 내부 데이터 흐름 특성에 대한 분석을 토대로 데이터 패스의 불필요한 switching activity를 제거함으로써 전력소모를 최소화하였다. 회로 레벨에서는 내부의 상수 곱셈기와 복소수 곱셈기를 절사형(truncated) 구조로 설계하여 칩 면적과 전력소모가 감소되도록 하였다. Verilog-HDL로 설계된 64점 FFT/IFFT 코어는 0.25-$\mu\textrm{m}$ CMOS 셀 라이브러리로 합성한 결과, 약 28,100 게이트로 합성되었으며, 추출된 게이트 레벨 netlist와 SDF를 이용한 타이밍 시뮬레이션 결과, 50-MHz＠2.5-V로 안전하게 동작하는 것으로 검증되어 64점 FFT/IFFT 연산에 1.3-${\mu}\textrm{s}$가 소요될 것으로 예상된다. 설계된 코어를 FPGA에 구현하여 다양한 테스트 벡터로 동작시킨 결과 정상 동작함을 확인하였으며, 50-dB 이상의 신호대잡음비(SNR) 성능과 50-MHz＠2.5-V 동작조건에서 약 69.3-mW의 평균 전력모소를 나타내었다.

• 한국정보통신학회논문지
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• 제12권12호
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• pp.2140-2145
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• 2008

UWB 초고속 무선통신 시스템을 위한 MB-OFDM용 128-포인트 FFT 프로세서를 설계하였다. 128-포인트 FFT 프로세서는 Radix-2 FFT 알고리듬과 R2SDF 파이프라인 구조에 기초하고 있으며, VHDL을 이용하여 구현되었다. 그 결과는 Modelsim을 이용하여 검증되었으며, Xilinx Vertex-II FPGA를 이용하여 합성된 결과 18.7MHz의 동작주파수를 얻을 수 있었다. 제안된 128-포인트 FFT 프로세서는 병렬처리 되는 FFT 프로세서의 한 블록으로 이용될 수 있으며, 이를 이용하여 고속의 병렬처리 FFT 모듈이 구현될 수 있게 된다. 따라서 본 논문은 4개의 128-포인트 FFT 프로세서를 병렬로 연결하여 4배의 동작주파수를 얻을 수 있었으며, 결과적으로 MB-OFDM에서 요구되는 동작주파수 이상의 성능을 얻게 되었다.

• 정보처리학회논문지A
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• 제14A권4호
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• pp.203-208
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• 2007

본 논문에서는 CMOS 다치 논리회로를 이용하여 $64{\times}64$ 비트 Modified Booth 곱셈기를 설계하였다. 설계한 곱셈기는 Radix-4 알고리즘을 이용하여 전류모드 CMOS 4치 논리회로로 구현하였다. 이 곱셈기는 트랜지스터 수를 기존의 전압모드 2진 논리 곱셈기에 비해 64.4% 감소하였으며, 내부 구조를 규칙적으로 배열하여 확장성을 갖도록 설계하였다. 설계한 회로는 2.5V의 공급전압과 단위전류 $5{\mu}A$를 사용하여, $0.25{\mu}m$ CMOS 기술을 이용하여 구현하였으며 HSPICE를 사용하여 검증하였다. 시뮬레이션 결과, 2진 논리 곱셈기는 $7.5{\times}9.4mm^2$의 점유면적에 9.8ns의 최대 전달지연시간과 45.2mW의 평균 전력소모 특성을 갖는 반면, 설계한 곱셈기는 $5.2{\times}7.8mm^2$의 점유면적에 11.9ns의 최대 전달지연시간과 49.7mW의 평균 전력소모 특성으로 점유면적이 42.5% 감소하였다.

• 한국정보통신학회논문지
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• 제10권4호
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• pp.645-651
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• 2006

본 논문은 컴퓨터 시스템의 성능평가와 분석을 대칭구조의 멀티프로세서를 실행할 수 있는 시뮬레이터를 사용하여 살펴보았으며 또한 시스템 분석을 하는데 있어서 멀티프로세서를 위한 멀티프로그램 벤치마크의 집합체인 SPLASH-2를 이행하여 대칭구조의 운영체제 IRIX5.3 탑재한 멀티프로세서의 행위범위의 연구를 수행하기 위하여 멀티프로세서의 시스템 분석을 실시 하였다. 또한 대칭구조의 멀티프로세서의 구조와 평가방법을 보다 유효하게 하기 위해서 멀티프로세서의 확장성을 functionality-based 소프트웨어인 SimOS를 가지고 증명하였으며 본 논문을 통하여 멀티프로그램 벤치마크인 RADIX 정렬 알고리즘이나 Cholesky 인수분해 알고리즘을 이용하여 로칼 인스트럭션과 로칼 데이터 사이에서의 멀티프로세서의 Cache miss의 수 와 Stall 시간을 동시에 검사하였다.

• 대한전자공학회논문지SD
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• 제44권9호
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• pp.48-53
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• 2007

Fast Fourier Transform(FFT)과 같은 디지털 신호처리 응용에서는 계수가 미리 정해진 특정 그룹의 곱셈기를 사용한다. 본 논문에서는 수정된 CSD 알고리즘 및 부분곱 공유 알고리즘을 기반으로 계수가 미리 정해진 특정 그룹의 곱셈 계수를 위한 효율적인 곱셈기 설계 방법을 제안한다. 제안한 알고리즘을 direct digital frequency synthesizer(DDFS)에 사용되는 sine/cosine 생성회로 및 128 point radix-24 FFT에 사용되는 곱셈기에 적용하였을 경우 기존 곱셈에 비하여 면적, 소비전력, 속도에서 최대 34%의 이득이 있음을 CAD 시뮬레이션을 통해 보인다.

• 대한전자공학회논문지TC
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• 제48권6호
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• pp.28-33
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• 2011

최근 무선통신 기술의 발전과 함께 주파수 자원의 부족현상이 심화 되고 있다. 따라서 주파수 자원을 효율적으로 사용하기 위한 방안의 하나로 CR(Cognitive Radio) 시스템에 대한 연구가 활발히 진행되고 있다. CR 시스템에서는 incumbent user에게 할당된 주파수영역이 사용되지 않을 경우 이를 secondary user에게 할당하여 주파수 사용의 효율을 높인다. CR 시스템에 NC-OFDM 방식을 이용할 경우 incumbent user가 사용하는 주파수 대역에 해당하는 FFT의 입력은 '0'으로 할당된다. 본 논문에서는 CR 시스템에서 사용하는 FFT에 '0'의 입력이 많은 특성을 이용하여 효율적인 Zero flag 생성회로 설계기법, 이를 이용한 메모리 access 감소기법, 덧셈 및 곱셈 연산 횟수의 감소기법을 제안한다. Cognitive Radio 시스템에 적용하기 위해 Radix-$2^4$ SDF(Single-Path Delay Feedback) 구조의 2048포인트 FFT를 Verilog HDL을 이용하여 설계하였으며 제안된 방법으로 FFT를 구현할 때 기존의 방법에 비해 메모리, 덧셈기 및 곱셈기의 전력소모가 크게 감소하며 입력 중 '0' 신호의 비율이 증가함에 따라 전력소비 감소효율이 더욱 증가함을 보인다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.253-256
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• 2009

본 논문에서는 OFDM 기반의 통신 시스템용 FFT/IFFT 코어 생성기(FFT_Core_Gen)를 구현하였다. FFT_Core_Gen은 $N=64{\times}2^k$($0{\leq}k{\leq}7$)의 8가지 FFT/IFFT 코어의 Verilog-HDL 코드를 생성한다. 생성되는 FFT/IFFT 코어는 in-place 방식의 단일 메모리 구조를 기반으로 하며, FFT 길이에 따라 radix-4와 radix-2 DIF 알고리듬의 혼합 구조가 적용된다. 또한, 메모리 감소와 연산 정밀도 향상을 위하여 중간 결과값의 크기에 따른 조건적 스케일링이 연산 stage 단위로 적용되도록 하였으며, 내부 데이터와 격자계수는 각각 14비트를 사용한다. FFT_Core_Gen에서 생성되는 FFT/IFFT 코어의 연산 정밀도는 최소 58-dB (N=8,192)에서부터 최대 63-dB (N=64)의 SQNR을 갖는다. 생성되는 코어를 $0.35-{\mu}m$ CMOS 표준 셀로 합성한 결과 75-MHz@3.3-V의 속도로 동작 가능하여 64점 FFT 연산에 $2.55-{\mu}s$가 소요되고, 8192점 FFT 연산에 $762.7-{\mu}s$가 소요되어 OFDM 기반의 무선 랜, DMB, DVB 시스템의 요구조건을 만족한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.356-359
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• 1999

A high performance 16bit multiplier for asynchronous systems has been designed using asynchronous design methodology. The 4-radix modified Booth algorithm, TSPC (true single phase clocking) registers, and modified 4-2 counters using DPTL (differential pass transistor logic) have been used in our multiplier. It is implemented in 0.65${\mu}{\textrm}{m}$ double-poly/double-metal CMOS technology by using 6616 transistors with core size of 1.4$\times$1.1$\textrm{mm}^2$. And our design results in a computation rate exceeding 60MHz at a supply voltage of 3.3V.

• 한국정보통신학회논문지
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• 제4권5호
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• pp.1143-1150
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• 2000

단정도 (single-precision) 승산과 배정도 (double-precision) 승산을 연산할 수 있는 이중 모드 승산기 (dual mode multiplier; DMM)를 $0.25-\mum$ 5-metal CMOS 공정으로 설계하였다. 단정도 승산기 회로를 사용하여 배정도 승산을 연산할 수 있는 효율적인 알고리듬을 제안하였으며, 이는 배정도 승산을 4개의 단정도 부분 승산으로 분할하여 순차적인 승산-누적 연산으로 처리하는 방법을 기초로 한다. 제안된 방법은 배정도 승산기에 비해 latency와 throughput cycle은 증가하나, 회로 복잡도를 약 113로 감소시킬 수 있어 칩 면적과 전력소모 측면에서 장점을 갖는다. 설계된 DMM은 radix-4 Booth receding과 redundant binary(RB) 연산을 적용하여 설계된 $28-b\times28-b$ 단정도 승산기, 누적기 그리고 동작모드 선택을 위한 단순한 제어회로 등으로 구성되며, 약 25,000개의 트랜지스터와 $0.77\times0.40-m^2$의 면적을 갖는다. 시뮬레이션 결과, 2.5-V 전원전압에서 200-MHZ의 클록 주파수로 안전하게 동작할 수 있을 것으로 예상되며, 평균 전력소모는 배정도 승산모드에서 약 130-㎽이 다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 추계종합학술대회
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• pp.830-833
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• 2007

본 논문에서는 두 개의 17비트 오퍼랜드를 radix-4 Booth's algorithm을 이용하여 곱셈 연산을 수행하는 곱셈기에 대한 효율적인 풀커스텀 디자인에 대한 테스트 방법을 제안하였다. 클럭 속도를 빠르게 하기 위하여 2단 파이프라인 구조로 설계하였고 Wallace tree 부분의 레이아웃을 규칙적으로 하기 위해서 4:2 CSA(Carry Save Adder)를 사용하였다. 회로는 하이닉스반도체의 0.6-um 3-Metal N-well CMOS 공정을 사용하여 칩으로 제작되었다. 제안된 테스트 방법을 사용하여 관찰해야 하는 노드의 수를 약 88% 줄여 효율적으로 고장 시뮬레이션을 수행하였다. 설계된 곱셈기는 9115개의 트랜지스터로 구성되며 코어 부분의 레이아웃 면적은 약 $1135^*1545$ um2 이다. 칩은 전원전압 5V에서 약 24MHz의 클럭 주파수로 동작한다. 제안된 테스트 방법은 풀커스텀 방식의 곱셈기를 비롯한 대부분의 커스텀 설계 회로에 적용이 가능하다.