• Journal of Communications and Networks
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• 제17권2호
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• pp.157-161
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• 2015

A new block low-density parity-check (Block-LDPC) code based on quadratic permutation polynomials (QPPs) is proposed. The parity-check matrix of the Block-LDPC code is composed of a group of permutation submatrices that correspond to QPPs. The scheme provides a large range of implementable LDPC codes. Indeed, the most popular quasi-cyclic LDPC (QC-LDPC) codes are just a subset of this scheme. Simulation results indicate that the proposed scheme can offer similar error performance and implementation complexity as the popular QC-LDPC codes.

• 한국통신학회논문지
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• 제30권5A
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• pp.436-444
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• 2005

다중 안테나 시스템에서 UMM (unitary matrix modulation)을 사용한 방법을 USTM (unitary space-time modulation)이라 부른다. OFDM 시스템에서 coherence bandwidth 만큼의 이격을 두고 UMM의 대각 행렬을 이용한 방법이 제안되고 있다. 또한 최근에 디코딩 방법이 간단하고 좋은 성능을 갖는 LDPC (low density parity check) 코드에 대한 연구가 진행되고 있다. 본 논문에서 UMM (unitary matrix modulation)을 사용하고 LDPC 코디드 된 OFDM 시스템을 제안한다. 또한 다중 송신 안테나를 사용하여 송신 diversity 이득을 얻는 것이 아니라, 하나의 송신 안테나를 이용하여 채널의 coherence bandwidth 만큼의 주파수 간격 (splitting)을 두어 채널에 대한 주파수 이득을 고려하여 UMM/OFDM 시스템을 설계 하였다. 이 방법을 이용하여 본 논문에서 제안된 UMM-S/OFDM에 대한 성능 특성을 다중 경로 Rayleigh 페이딩 채널 환경에서 시뮬레이션을 통하여 검증하였다.

• 대한전자공학회논문지SD
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• 제43권9호
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• pp.31-37
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• 2006

Low Density Parity Check (LDPC) code는 최근 그 우수한 성능으로 인하여 4세대 무선 이동 통신용 채널 코딩으로 주목받고 있다. 또한 유럽 디지털 위성 방송 규격인 DVB-S2는 LDPC 코드를 채널 코딩방식으로 채택하였다. 본 논문에서는 인코더와 디코더 양쪽 모두 효율적으로 하드웨어 구현이 가능한 hybrid H-matrix 구조를 이용한 DVB-S2 LDPC 복호기 구조를 제안한다. Hybrid H-matrix는 semi-random 방식과 partly parallel 방식을 결합하여 부호기와 복호기를 동시에 효율적으로 구현할 수 있다. 제안된 복호기 구조에서는 다양한 코드율에 사용되는 Variable Node processor Unit (VNU)을 재사용하기 위한 새로운 VNU와 최적화된 블록 메모리 배치 방법을 이용하였다. 제안된 구조를 이용하여 코드율 1/2의 DVB-S2 LDPC 복호기를 설계하였고 그 결과를 기존의 복호기와 비교하였다.

• 한국통신학회논문지
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• 제37권1A호
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• pp.34-42
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• 2012

LDPC(low density parity check) 부호는 낮은 복잡성과 Shannon의 한계에 근접하는 오류 정정 능력을 보이기 때문에 turbo 부호와 함께 많은 응용 분야에 적용되고 있다. 최근에는 분산 동영상 부호화(distributed video coding: DVC) 시스템의 Wyner-Ziv 프레임 복호를 위해서도 LDPC 부호가 많이 사용되고 있다. 본 논문에서는 DVC 시스템을 위한 LDPC 부호를 설계하기 위해 패리티 체크 행렬 H를 설계하고 부호율 적응적인(rate adaptive) 특성을 만족하기 위해 H 행렬의 패리티 점검 노드를 효율적으로 병합하는 방법을 제안한다. 이를 위해 cycle의 연결성을 고려한 ACE(approximation cycles EMD) 알고리즘을 기반으로 효율적인 LDPC 부호를 설계하고 부호율 적응적인 특성을 갖도록 하기 위해 H 행렬의 크기와 압축율을 고려하여 병합 범위를 지정하고 지정된 범위에 따라 패리티 점검 노드를 병합한다. 그리고 ACE 알고리즘의 계수와 차수 분포를 변화시키면서 설계한 LDPC 부호의 성능을 해석한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 추계학술대회
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• pp.722-725
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• 2010

본 논문에서는 IEEE 802.16e layered LDPC(Low Density Parity Check) 복호기의 layer별 에러 수렴속도 및 비트오율 성능 분석을 통해 최적 설계사양을 도출하였다. Matlab으로 모델링된 layered LDPC 복호기를 QPSK 변조와 백색 가우시안 잡음 채널 하에 시뮬레이션 하였다. 표준에 제시된 블록길이 중 576, 1440, 2304에 대해 부호화율이 1/2, 2/3A, 2/3B, 3/4A, 3/4B, 5/6인 PCM(Parity Check Matrix)을 사용한 시뮬레이션 결과를 바탕으로 블록길이와 부호율이 복호기의 성능에 미치는 영향을 분석하였으며, 고정소수점 비트 폭이 8 비트 이상일 때 안정된 복호성능을 가진다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.771-774
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• 2010

본 논문에서는 WiMAX용 LDPC(Low-Density Parity Check) 복호기의 비트오율 성능 분석을 통해 최적 설계 사양을 도출하였다. LLR SPA(LLR Sum-Product Algorithm)을 근사화 시킨 최소합 알고리듬(Min-Sum Algorithm; MSA)을 Matlab으로 모델링한 후, 시뮬레이션을 통해 LLR 비트 폭과 최대 반복 복호 횟수에 따른 비트오율(Bit Error Rate; BER) 성능을 분석하였다. 모델링된 LDPC 복호기는 IEEE 802.16e 표준에 제안된 블록길이 2304, 부호화율 1/2인 PCM(Parity Check Matrix)을 사용하였으며, QPSK 변조와 백색 가우시안 잡음채널 하에서 시뮬레이션 하였다. 비트오율 성능을 분석한 결과, LLR 비트 폭은 (8,6)이고 반복 복호 횟수는 7인 경우에 비트오율 성능이 가장 우수함을 확인하였다.

• 한국정보전자통신기술학회논문지
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• 제10권5호
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• pp.409-416
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• 2017

본 논문은 유한체(finite fields)에서 압축센싱(compressed sensing) 프레임워크를 살펴본다. 하나의 측정 샘플은 센싱행렬의 행과 희소 신호 벡터와의 내적으로 연산되며, 본 논문에서 제안하는 확률적 희소 신호 복원 알고리즘을 이용하여 그 압축센싱의 해를 찾고자 한다. 지금까지 압축센싱은 실수(real-valued)나 복소수(complex-valued) 평면에서 주로 연구되어 왔지만, 이와 같은 원신호를 처리하는 경우 이산화 과정으로 정보의 손실이 뒤따르게 된다. 이에 대한 연구배경은 이산(discrete) 신호에 대한 희소 신호를 복원하고자 하는 노력으로 이어지고 있다. 본 연구에서 제안하는 프레임워크는 센싱행렬로써 코딩 이론에서 사용된 LDPC(Low-Density Parity-Check) 코드의 패러티체크 행렬을 이용한다. 그리고 본 연구에서 제안한 확률적 복원 알고리즘을 이용하여 유한체의 희소 신호를 복원한다. 기존의 코딩 이론에서 발표한 LDPC 복호화와는 달리 본 논문에서는 희소 신호의 확률분포를 이용한 반복적 알고리즘을 제안한다. 그리고 개발된 복원 알고리즘을 통하여 우리는 유한체의 크기가 커질수록 복원 성능이 우수한 결과를 얻었다. 압축센싱의 센싱행렬이 LDPC 패러티체크 행렬과 같은 저밀도 행렬에서도 좋은 성능을 보여줌에 따라 이산 신호를 고려한 응용 분야에서 적극적으로 활용될 것으로 기대된다.

• ETRI Journal
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• 제45권3호
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• pp.404-417
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• 2023

This paper proposed a novel method for constructing quasi-cyclic low-density parity-check (QC-LDPC) codes of medium to high code rates that can be applied in cloud data storage systems, requiring better error correction capabilities. The novelty of this method lies in the construction of sparse base matrices, using a girth greater than 4 that can then be expanded with a lift factor to produce high code rate QC-LDPC codes. Investigations revealed that the proposed large-sized QC-LDPC codes with high code rates displayed low encoding complexities and provided a low bit error rate (BER) of 10^-10 at 3.5 dB E_b/N₀ than conventional LDPC codes, which showed a BER of 10^-7 at 3 dB E_b/N₀. Subsequently, implementation of the proposed QC-LDPC code in a softwaredefined radio, using the NI USRP 2920 hardware platform, was conducted. As a result, a BER of 10^-6 at 4.2 dB E_b/N₀ was achieved. Then, the performance of the proposed codes based on their encoding-decoding speeds and storage overhead was investigated when applied to a cloud data storage (GCP). Our results revealed that the proposed codes required much less time for encoding and decoding (of data files having a 10 MB size) and produced less storage overhead than the conventional LDPC and Reed-Solomon codes.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권1호
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• pp.8-14
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• 2013

A low density parity check (LDPC) decoder provides a most powerful error control capability for mobile communication devices and storage systems, due to its performance being close to Shannon's limit. In this paper, we introduce an efficient overlapped LDPC decoding algorithm using a upper dual-diagonal parity check matrix structure. By means of this algorithm, the LDPC decoder can concurrently execute parts of the check node update and variable node update in the sum-product algorithm. In this way, we can reduce the number of clock cycles per iteration as well as reduce the total latency. The proposed decoding structure offers a very simple control and is very flexible in terms of the variable bit length and variable code rate. The experiment results show that the proposed decoder can complete the decoding of codewords within 70% of the number of clock cycles required for a conventional non-overlapped decoder. The proposed design also reduces the power consumption by 33% when compared to the non-overlapped design.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제15권9호
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• pp.3458-3481
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• 2021

Existing methods for blind identification of linear block codes without a candidate set are mainly built on the Gauss elimination process. However, the fault tolerance will fall short when the intercepted bit error rate (BER) is too high. To address this issue, we apply the reverse algebra approach and propose a novel "two-step-screening" algorithm by solving the linear error equations on the binary Galois field, or GF(2). In the first step, a recursive matrix partition is implemented to solve the system linear error equations where the coefficient matrix is constructed by the full codewords which come from the intercepted noisy bitstream. This process is repeated to derive all those possible parity-checks. In the second step, a check matrix constructed by the intercepted codewords is applied to find the correct parity-checks out of all possible parity-checks solutions. This novel "two-step-screening" algorithm can be used in different codes like Hamming codes, BCH codes, LDPC codes, and quasi-cyclic LDPC codes. The simulation results have shown that it can highly improve the fault tolerance ability compared to the existing Gauss elimination process-based algorithms.