• ETRI Journal
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• 제31권5호
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• pp.510-517
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• 2009

A high throughput parallel decoding method is developed for context-based adaptive variable length codes. In this paper, several new design ideas are devised and implemented for scalable parallel processing, a reduction in area, and a reduction in power requirements. First, simplified logical operations instead of memory lookups are used for parallel processing. Second, the codes are grouped based on their lengths for efficient logical operation. Third, up to M bits of the input stream can be analyzed simultaneously. For comparison, we designed a logical-operation-based parallel decoder for M=8 and a conventional parallel decoder. High-speed parallel decoding becomes possible with our method. In addition, for similar decoding rates (1.57 codes/cycle for M=8), our new approach uses 46% less chip area than the conventional method.

• Journal of Communications and Networks
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• 제17권6호
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• pp.558-567
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• 2015

In recent years, we have seen a proliferation of mobile-network-enabled smart objects, such as smart-phones and smart-watches, that form a cyber-physical integrated network to connect the cyber and physical worlds through the capabilities of sensing, communicating, and computing. Discovery of the relationship between smart objects is a critical and nontrivial task in cyber-physical integrated network applications. Aiming to find the most stable relationship in the heterogeneous and dynamic cyber-physical network, we propose a distributed and efficient relationship-discovery algorithm, called dynamically maximizing remaining unchanged time with minimum connected dominant set (DMRUT-MCDS) for constructing a backbone with the smallest scale infrastructure. In our proposed algorithm, the impact of the duration of the relationship is considered in order to balance the size and sustain time of the infrastructure. The performance of our algorithm is studied through extensive simulations and the results show that DMRUT-MCDS performs well in different distribution networks.

• 한국컴퓨터정보학회논문지
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• 제10권5호
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• pp.95-102
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• 2005

본 논문에서는 MLP신경망의 패턴 학습과정을 위하여 시공간 병렬성을 고려한 병렬처리모델을 제시한다. 시간 병렬성을 위한 학습집합 분할과 공간 병렬성을 위한 네트워크 분할을 동시 적용하여 융통성있는 병렬처리모델을 설계하고자 하였다. 성능평가모델로부터 해석적으로 구한 결과, 대규모 과제라고 해도 패턴 크기와 패턴 갯수 중 어느 쪽이 지배적이냐에 따라 분할병렬처리 방법이 절충되어야 할 것으로 본다.

• 한국컴퓨터정보학회논문지
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• 제11권4호
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• pp.35-45
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• 2006

본 논문에서는 휴대용 회전 유도탄 체계의 모델링과 성능분석에 사용할 수 있는 실시간 병렬처리 시뮬레이터 개발에 대하여 기술한다. 실시간 병렬처리 시뮬레이터는 항공기의 적외선 형상을 만드는 탐색기 에뮬레이터, 실시간 컴퓨터, 시스템 유닛. 유도 조종 장치 및 탐색기 프로세서 등과 같은 하드웨어 실물장치와 실시간 컴퓨터에 내장된 수학적 모델, 6 자유도 모델 및 공력 모델 등을 구현한 응용 소프트웨어 및 호스트 컴퓨터에 내장된 사용자 프로그램 등으로 구성되었다. 실시간 컴퓨터는 병렬로 연결된 여섯 개의 TI사 C-40 프로세서로 설계되었으며, 기계적 장치와 결합된 아날로그 전자회로를 이용하여 탐색기 에뮬레이터를 설계하였다. 시스템 유닛은 구성 요소간의 임피던스 정합 기능과 미세 신호를 처리하며, 시뮬레이터와 실물 유도탄 발사 장치의 연결이 가능하다. 개발된 실시간 병렬처리 시뮬레이터를 휴대용 회전 유도탄의 성능분석 장치로 사용하기 위하여 현장실험을 통한 결과 검증시험을 수행하였다.

• 한국컴퓨터정보학회논문지
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• 제19권6호
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• pp.101-108
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• 2014

병렬 머신 스케줄링은 주어진 작업들의 총 완료 시간이 최소가 되도록 작업들을 병렬 머신들에 할당하는 문제로 강철 산업, 반도체 제조, 플라스틱 산업 등 다양한 제조 시스템 분야에서 활용되고 있다. 각 작업들은 준비 과정과 처리 과정을 거치게 되는데, 응용 분야에 따라 제거 과정이 필요한 경우도 있다. 이 중 처리 과정은 병렬 머신만 사용되는데 비해, 준비 과정이나 제거 과정은 서버와 병렬 머신이 동시에 사용된다. 기존의 연구들은 단일 서버를 사용하거나 준비 과정과 처리 과정만을 고려하는 연구가 대부분인데, 단일 서버를 사용하는 경우에는 서버에 병목 현상이 발생하게 되어 총 완료 시간이 늦어지게 되고, 병렬 머신의 수를 증가시키더라도 총 완료 시간은 별로 향상되지 않는 단점을 가지게 된다. 본 연구에서는 다중 서버를 사용하고 준비 과정, 처리 과정, 제거 과정을 모두 고려하는 병렬 머신 스케줄링 알고리즘을 제안하고, 서버의 수와 병렬 머신의 수가 총 완료 시간에 어떤 영향을 미치는지 실험을 통해 분석하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.269-272
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• 2001

In this paper we proposed the format converter design and implementation for real time image processing. This design method is based on realized the large processor-per-pixel array by integrated circuit technology in which this two types of integrated structure is can be classify associative parallel processor and parallel process with DRAM cell. Layout pitch of one-bit-wide logic is identical memory cell pitch to array high density PEs in integrate structure. This format converter design has control path implementation efficiently, and can be utilized the high technology without complicated controller hardware. Sequence of array instruction are generated by host computer before process start, and instructions are saved on unit controller. Host computer is executed the pixel-parallel operation starting at saved instructions after processing start

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2005년도 ICCAS
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• pp.864-867
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• 2005

In this paper we introduce a design of parallel architecture for wavelet transformation on FPGA. We implement wavelet transforms though lifting scheme and apply Daubechies4 transform equations. This technique has an advantage that we can obtain perfect reconstruction of the data. We divide our process to high pass filter and low pass filter. With this division, we can find coefficients from low and high pass filters simultaneously using parallel processing properties of FPGA to reduce processing time. From the equations, we have to design real number computation module, referred to IEEE754 standard. We choose 32 bit computation that is fine enough to reconstruct data. After that we arrange the real number module according to Daubechies4 transform though lifting scheme.

• 한국항행학회논문지
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• 제21권5호
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• pp.485-490
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• 2017

본 논문에서는 그래픽 프로세서를 이용하여 고속으로 해무를 제거하는 기술을 제안한다. 이 기술은 호스트 프로세서(CPU)와 병렬처리가 가능한 여러 개의 그래픽 프로세서를 이용하여 입력영상에서 해무를 제거하는 것이다. 해무를 제거하는 과정 중에서 다크 채널 추출, 최대 밝기 채널 추출, 전달량 계산은 호스트 프로세서에서 수행하고, 양방향 필터를 적용하여 전달량을 정제하는 과정을 그래픽 프로세서를 기반으로 병렬처리하여 연산속도를 높였다. 제안한 병렬처리 기법의 검증을 위해 NVIDIA사의 GTX 1070 GPU를 3개를 사용하여 검증환경을 구성하였다. 구현결과 하나의 그래픽 프로세서로 구현하였을 때는 평균 140ms가 소요되고, OpenMP와 다중 GPGPU를 이용하여 구현하였을 때 26ms 소요되었다. 본 논문에서 제안하는 그래픽 프로세서 기반의 병렬연산 해무제거 기술은 선박의 안전항해, 항만 관제 분야에 사용될 수 있을 것이다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2017년도 춘계학술발표대회
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• pp.64-67
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• 2017

Applying concurrent structure and parallel processing are a common issue for these day's programs. In this research, Dynamic Programming is used to compare the parallel performance of Go language and Intel C++ Thread Building Blocks. The experiment was performed on 4 core machine and its result contains execution time under Simultaneous Multi-Threading environment. Static Optimal Binary Search Tree was used as an example. From the result, the speed-up of Go was higher than the number of cores, and that of TBB was close to it. TBB performed better in general, but for larger scale, Go was partially faster than the other.

• 한국정보처리학회논문지
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• 제6권3호
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• pp.792-803
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• 1999

Most data parallel language compilers are source-to-source translators. Most Compilers of HPF which is recognized as a standard data parallel language convert a parallel program in PHF in a Fortran 77 program inserted message passing primitives. By the way, they currently generate significant amount of ineffective codes in the course of the conversion. Especially, FORALL construct is converted into several DO loops, so loop overhead of these codes is very increased. In this paper, we define and use relation distance vector to keep necessary informations. Then we evaluate and analyze execution time for the codes converted by our method and by PARADIGM method for various array sizes.