• Journal of the Institute of Electronics and Information Engineers
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• v.54 no.6
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• pp.55-64
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• 2017

High-capacity, high-definition image applications need to process considerable amounts of data at high speed. Accordingly, users of these applications demand a high-speed parallel execution system. To increase the speed of a parallel execution system, Park (2004) proposed a technique, called MAMS (Multi-Access Memory System), to access data in several execution units without the conflict of parallel processing memories. Since then, many studies on MAMS have been conducted, furthering the technique to MAMS-PP16 and MAMS-PP64, among others. As a memory architecture for parallel processing, MAMS must be constructed in one chip; therefore, a method to achieve the identical functionality as the existing MAMS while minimizing the architecture needs to be studied. This study proposes a method of miniaturizing the MAMS architecture in which the architectures of the ACR (Address Calculation and Routing) circuit and MMS (Memory Module Selection) circuit, which deliver data in memories to parallel execution units (PEs), do not use the MMS circuit, but are constructed as one shift and conditional statements whose number is the same as that of memory modules inside the ACR circuit. To verify the performance of the realized architecture, the study conducted the processing time of the proposed MAMS-PP64 through an image correlation test, the results of which demonstrated that the ratio of the image correlation from the proposed architecture was improved by 1.05 on average.

• Annual Conference of KIPS
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• 2001.10a
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• pp.279-282
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• 2001

병렬프로그램을 멀티프로세서로 스케줄링하는 문제의 해를 구하기 위하여 본 논문에서는 확장된 유전자 알고리즘을 적용한다. 확장된 유전자알고리즘인 MSEGA는 각 노드의 선행관계에 관한 휴리스틱한 정보와 간단한 일차원 배열구조가 통합된 염색체 코딩방법과 염색체 구성인자 중 우성 유전인자의 형질을 다음세대로 존속시키는 교배연산자와 프로세서 효율성이 고려된 평가 함수등으로 순서제약이 있는 병렬프로그램 스케줄링 문제 및 FFT(Fast Fourier Transform)형태의 데이터 흐름도상에서 관련 연구 중 Hou의 유전자 알고리즘과 BEA(binary-exchange algorithm)에 의한 스케줄링 결과보다 전체실행시간에 있어 HSEGA에 의한 스케줄링이 더 우수함을 보였다.

• Annual Conference of KIPS
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• 2001.10a
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• pp.767-770
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• 2001

Edge detection is one of issues with essential importance in the area of image process. An edge in image is a boundary or contour which a significant change occurs in image intensity. In the paper, we process edge detection algorithms which are based on Potts automata. The dynamical behavior of these automata is completely determined by Lyapunov operators for sequential and parallel update. If Potts Automata convergence to fixed points, then it can be used to image processing. From the generalized Potts automata point of view, we propose a Potts Automata technique for detecting edge. Based on the experimental results we discuss the advantage and efficiency.

• Annual Conference of KIPS
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• 2018.05a
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• pp.44-47
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• 2018

시계열 데이터 처리를 위해 방대한 양의 데이터를 스토리지에서 빠르게 읽어와 처리하려는 움직임이 많아지고 있다. 이를 위해 스토리지의 read latency 를 개선하기 위한 여러 기법들이 제안되었지만, 이 기법들은 분산 노드의 스토리지 자원을 충분히 활용하지 못한다는 한계가 있다. 따라서 우리는 시계열 데이터를 실시간으로 처리하기 위해 스토리지에 병렬적으로 접근하여 read latency 를 개선하는 기법을 제안한다. 제안된 기법은 분산 환경에서 스토리지에 병렬적으로 접근하여, 각 노드에서 부분적으로 데이터를 읽어와 전체 데이터를 읽어오는 지연시간을 줄인다. 우리는 제안된 기법을 여러 노드로 구성된 분산 환경에서 구현하였다. 제안된 기법을 적용한 결과, 전체 데이터를 읽어오는 read latency 가 기존 기법보다 28.04% 줄어든 것을 확인하였다.

• Annual Conference of KIPS
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• 2012.11a
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• pp.219-222
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• 2012

최근 얼굴검출에 관한 연구는 FPGA를 통한 H/W설계부터 DSP, GPU, ARM Core에 효율적인 S/W 설계까지 다양하게 연구되고 있다. 본 연구에서는 Multi-Core에 효과적인 얼굴검출 방법을 제안한다. 피부색을 통한 얼굴 후보를 추출하고 그 외의 배경 이미지는 삭제하여 연산처리를 빠르게 하였다. Viola-Jones가 제안한 얼굴검출 알고리즘을 POSIX Thread를 사용하여 병렬 처리하였고 그 성능을 단일 코어와 멀티코어에서 측정하였다. 단일 코어에서는 성능의 향상이 없었으나 멀티코어에서는 약 1.8배 속도가 향상되었고 검출 성공률은 기존과 동일하였다.

• Annual Conference of KIPS
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• 2009.04a
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• pp.859-861
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• 2009

무선 통신, 제한된 자원 (전력, 프로세서, 메모리 등), 신뢰성, 동적인 토폴로지 등의 특성을 갖는 센서 네트워크는 기존의 실시간 시스템과는 많은 차이가 있다. 이러한 센서 네트워크에서 멀티미디어 데이터 처리와 같은 많은 계산을 필요로 하는 어플리케이션이나 실시간 어플리케이션을 개발하기 위해서는 센서 노드들의 데이터 병렬 처리가 필요하다. 비선점형 스케쥴러를 갖는 센서 노드에서 데이터 전송량이 많을 경우 통신을 위한 태스크 생성이 증가하므로 일반 태스크의 실행에도 지연이 발생하게 된다. 자원 제한적인 센서 네트워크에서 에너지 소모나 지연과 같은 성능은 각 센서 노드들에 태스크를 할당하는 방법에 영향을 받는다. 본 연구에서는 병렬 처리에 참여하는 센서 노드들의 에너지 소모량과 지연을 고려한 노드 스케쥴링 기법을 제안한다.

• Annual Conference of KIPS
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• 2009.04a
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• pp.834-837
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• 2009

There is a growing need for ad-hoc analysis of extremely large data sets, especially at e-Commerce companies which depend on recommender application. Nowadays, as the number of e-Commerce web pages grow to a tremendous proportion; vertical recommender services can help customers to find what they need. Recommender application is one of the reasons for e-Commerce success in today's world. Compared with general e-Commerce recommender application, obviously, general e-Commerce recommender application's processing scope is greatly narrowed down. MapReduce is emerging as an important programming model for large-scale data-parallel applications such as web indexing, data mining, and scientific simulation. The objective of this paper is to explore MapReduce framework for the e-Commerce recommender application on major general and dedicated link analysis for e-Commerce recommender application, and thus the responding time has been decreased and the recommender application's accuracy has been improved.

• Annual Conference of KIPS
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• 2008.11a
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• pp.943-945
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• 2008

통신환경의 발달은 그에 따른 응용시스템의 개발을 촉진하며 빠르게 변화하고 있다. 그래서 많은 사용자들이 이용하는 멀티미디어 데이터의 경우, 통신환경에서의 다양한 응용이 중요시되고 있다. 일반적으로 멀티미디어 데이터의 경우 크기가 크기 때문에, 데이터를 처리하는 데는 많은 노력이 필요하다. 각 시스템에서 처리할 수 있는 일의 양은 한정 되어 있기 때문에 대형 시스템 한대로 분산 환경에서의 멀티미디어 데이터를 처리하고 제어하는 데는 한계가 있다. 본 논문에서는 여러 대의 시스템을 병렬 연결해 하나의 시스템처럼 사용하게 한다. 병렬포트제어를 통해 연결된 시스템들은 상위레벨, 하위레벨과 연결상태 및 실행상태를 체크하며 통신한다. 본 논문에서 제안된 시스템은 관리자가 좀 더 빠르고 편리하게 여러 대의 시스템을 제어할 수 있도록 한다.

• Annual Conference of KIPS
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• 2007.05a
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• pp.625-628
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• 2007

갈수록 복잡화, 대량화되고 있는 시스템의 성능은 유지하면서 User Response Time 을 단축시키는 Tuning 은 투자 대비 이익률(ROI : Return On Investment)에 탁월한 효과를 가져온다는 점에서 중요시 되고 있다. 본 연구는 SAP R/3 System 환경에서 Tuning 통한 User Response Time 감소를 위하여 Query 분석 및 Table Index 생성, Program Logic 수정, Parallel Processing, SAP R/3 System 의 고유 기능인 Notes 적용을 통한 User Response Time 감소 기법을 제시한다.

• Journal of the Institute of Electronics Engineers of Korea TC
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• v.41 no.11
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• pp.1-7
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• 2004

We propose multistage parallel nulling (MPN) partial parallel interference cancellation (PPIC) receiver for downlink multiple-input multiple-output (MIMO) multicarrier (MC)-code division multiple access (CDMA) systems. Though the V-BLAST is a popular MIMO receiver, it shows error floor for multiuser downlink MIMO MC-CDMA systems. The proposed MPN-PPIC receiver does not produce error floor for multiuser case, and achieves substantial performance gains with multistage processing. For single user case, the proposed method also surpasses the V-BLAST receiver with multistage processing for MIMO MC-CDMA systems with chip level interleaving. The system performance of the proposed MPN-PPIC receiver is evaluated through computer simulations.