• 전기전자학회논문지
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• 제19권3호
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• pp.424-430
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• 2015

본 논문은 CFB(Cipher Feedback) 모드에 기반한 2 차원 페이지 데이터의 광학적 암호화 응용 시스템을 제안한다. 광학적으로 구현된 CFB 암호화 시스템은 2 차원 페이지 데이터 암호화를 위해 자유공간 광 연결 이중 인코딩 기법을 이용한다. 또한, 제안된 방법은 기존의 1 차원 암호화키를 처리하는 CFB 방식보다 2 차원 페이지 단위로 배열된 매우 큰 암호화키를 제공하기 때문에 암호강도가 한층 더 강화된 암호화 시스템을 구현한다. 제안한 CFB 알고리즘의 성능을 검증하기 위해 컴퓨터 시뮬레이션을 통하여 2 차원 페이지 데이터의 암호화 및 복호화 과정을 보여주고 오차 분석을 수행하였다. 시뮬레이션 결과, 제안한 CFB 방식은 기존의 1 차원 블록 방식보다 데이터 처리용량과 긴 암호화키를 가지는 강력한 광학적 페이지 암호화 시스템을 가능하게 한다.

• Current Optics and Photonics
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• 제5권2호
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• pp.155-163
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• 2021

We propose a novel optical encryption scheme for cipher-feedback-block (CFB) mode, capable of encrypting two-dimensional (2D) page data with the use of two-step phase-shifting digital interferometry utilizing orthogonal polarization, in which the CFB algorithm is modified into an optical method to enhance security. The encryption is performed in the Fourier domain to record interferograms on charge-coupled devices (CCD)s with 256 quantized gray levels. A page of plaintext is encrypted into digital interferograms of ciphertexts, which are transmitted over a digital information network and then can be decrypted by digital computation according to the given CFB algorithm. The encryption key used in the decryption procedure and the plaintext are reconstructed by dual phase-shifting interferometry, providing high security in the cryptosystem. Also, each plaintext is sequentially encrypted using different encryption keys. The random-phase mask attached to the plaintext provides resistance against possible attacks. The feasibility and reliability of the proposed CFB method are verified and analyzed with numerical simulations.

• 대한임베디드공학회논문지
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• 제12권3호
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• pp.121-130
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• 2017

NAND flash memory has advantages of non-volatility, little power consumption and fast access time. However, it suffers from inability that does not provide to update-in-place and the erase cycle is limited. Moreover, the unit of read/write operation is a page and the unit of erase operation is a block. Therefore, erase operation is slower than other operations. The AGC, the proposed garbage collection policy focuses on not only garbage collection time reduction for real-time guarantee but also wear-leveling for a flash memory lifetime. In order to achieve above goals, we define three garbage collection operating modes: Fast Mode, Smart Mode, and Wear-leveling Mode. The proposed policy decides the garbage collection mode depending on system CPU usage rate. Fast Mode selects the dirtiest block as victim block to minimize the erase operation time. However, Smart Mode selects the victim block by reflecting the invalid page number and block erase count to minimizing the erase operation time and deviation of block erase count. Wear-leveling Mode operates similar to Smart Mode and it makes groups and relocates the pages which has the similar update time. We implemented the proposed policy and measured the performance compare with the existing policies. Simulation results show that the proposed policy performs better than Cost-benefit policy with the 55% reduction in the operation time. Also, it performs better than Greedy policy with the 87% reduction in the deviation of erase count. Most of all, the proposed policy works adaptively according to the CPU usage rate, and guarantees the real-time performance of the system.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.341-344
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• 1999

본 논문에서는 DSP 기능을 내장한 32비트 RISC 마이크로프로세서를 위한 버스 제어기를 설계하였다. 연구의 초점은 버스 타이밍, 주소 멀티플렉싱, 리프레쉬, 버스 중재 등을 제어하는 버스제어기를 온칩화 하여 CPU로 하여금 외부 램과 추가적인 장치없이 직접 연결될 수 있도록 한 것이다. 버스 제어기가 관리하는 메모리의 종류는 SRAM, ROM, DRAM, EDO DRAM이며 고속 모드(Fast page mode, EDO page mode 및 RAS-down mode)기능을 지원하며 다양한 Wait를 넣을 수 있다. 주소 영역은 4가지(EMAO-EMA3)이며 내부적으로 7개 의 레지스터가 있고 이들을 이용하여 서로 연결된 세 개의 상태 머신으로 모든 램과의 타이밍을 제어함으로써 공유블록을 활용할 수 있었다. Verilog HDL의 기술하고 Synopsys로 합성한 후 타이밍 검증을 수행한 결과 최악조건에서 53.1㎒로 동작할 수 있었다. 그 후 0.6㎛ single poly triple metal process 공정으로 레이아웃 되었고 면적은 44㎜ × 1.21㎜ 이다.

• Journal of Power Electronics
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• 제14권5호
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• pp.1069-1078
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• 2014

This study presents the design and implementation of a web-based remote laboratory for a multi-mode single-leg power converter, which is a topic in advanced power electronics course. The proposed laboratory includes an experimental test rig with a multi-mode single-leg power converter and its driver circuits, a measurement board, a control platform, and a LabVIEW-based user interface program that is operated in the server computer. Given that the proposed web-based remote laboratory is based on client/server architecture, the experimental test rig can be controlled by a client computer with Internet connection and a standard web browser. Although the multi-mode single-leg power converter can work at four different modes (main boost, buck-boost, boost-boost, and battery boost modes), only the buck-boost mode is used in the experiment because of page limit. Users can choose the control structure, control parameters, and reference values, as well as obtain graphical results from the user interface software. Consequently, the feedbacks received from students who conducted remote laboratory studies indicate that the proposed laboratory is a useful tool for both remote and traditional education.

• 대한산업공학회지
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• 제41권2호
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• pp.137-143
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• 2015

This thesis focuses on the 3D interface tab page type and mode of screen that affect the usability of the small screen devices such as smartphone. The experiments examined eight 3D UI designs, combinations of two modes (Portrait, Landscape) of screen, and four types (Vertical data mountain, Horizontal data mountain, Vertical carousel, Horizontal carousel). Twenty-six participants participated in the experiment. The completion time, preference and fun score were measured. The results showed that the vertical data mountain type provide the best performance in terms of the all conditions. The results of this study suggest a practical approach for the 3D UI tab page design for the small screen devices.

• 한국정보과학회논문지:시스템및이론
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• 제29권4호
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• pp.232-243
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• 2002

TLB(translation lookaside buffer) 성능 향상을 위한 전형적인 방법으로 TLB로 하여금 더 많은 엔트리 수를 지원하는 방법, 페이지 크기를 증대시키는 방법, 그리고 다중 페이지 크기를 지원하는 방법이다. 현재 TLB 성능을 높이기 위한 가장 좋은 방법으로 다중 페이지 크기를 지원하는 연구가 효과적이다. 다중 페이지 크기를 지원하는 방법들 중에서 가장 적합한 것은 운영체제나 컴파일러로부터 일정한 정보를 받아서 가장 적합한 페이지 크기를 TLB에 할당하는 것이다. 그러나 운영체제의 시스템 영역에서 는 이러한 방식이 가능하나 사용자 영역에서는 현실적으로 이러한 방식을 지원하기 어렵기 때문에 우리는 사용자 영역까지 운영체제의 지원 없이 이중 페이지를 지원할 수 있는 새로운 TLB 구조를 제안하고자 한다. 고성능을 보장하기 위한 방법으로 이중페이지를 하드웨어 방식으로 지원하는 방식을 제시하고, 또한 저전력의 효과를 높이기 위하여 하나의 완전 연관 TLB를 두 개의 서버 TLB로 나누는 방식을 사용하였다. 이러한 두 가지 방식을 내장형 프로세서에 적합하도록 하나로 집적화 하여 저전력과 고성능의 효과를 모두 얻을 수 있었다. 시뮬레이션 결과에 따르면 적은 엔트리만을 사용하고도 높은 성능 향상효과를 얻을 수 있으며 또한 완전 연관 TLB에 비해 거의 50%이상 소비전력을 줄이는 효과를 얻을 수 있다.

• 한국잡초학회지
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• 제10권3호
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• pp.233-239
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• 1990

Alachlor를 귀리(Avena sativa L.)의 뿌리에 처리시(處理時) peroxidase의 변화(變化)에 대해서 조사(調査)한 결과(結果)는 다음과 같다. 1. Alachlor 처리구(處理區)는 무처리구(無處理區)에 비해서 $10^{-6}M$에서 0.20 unit, $10^{-3}M$은 0.27 unit로, 농도(濃度)가 높을수록 peroxidase의 합성량(合成量)이 증가(增加)되었다. 2. Peroxide를 직접 귀리의 뿌리에 12시간(時間) 처리시(處理時), 65mM에서 16%, 130mM에서 59%의 뿌리 생장(生長) 억제(抑制)되었다. 3. 귀리의 근단(根端) 분열(分裂) 조직(組織)은 4개의 동위(同位) peroxidase로 분리(分離)되는데, alachlor 처리시에는 특히 $P_1$, $P_6$와 $P_7$의 isoperoxidaserk 생성(生成)되었으며, SDS-PAGE에서 귀리의 근단(根端) 조직(組織)은 100kD 이하의 단백질(蛋白質)로 구성(構成)되어 있다.

• 한국정보전자통신기술학회논문지
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• 제10권2호
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• pp.176-183
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• 2017

대용량 EEPROM 메모리를 테스트하는 경우 erase time과 program time이 많이 걸리는 문제가 있다. 또한 신뢰성 테스트를 진행하면서 각 스텝마다 EEPROM 셀의 문턱전압 VT를 테스트할 필요가 있다. 본 논문에서는 512kb EEPROM 셀 검증용 모듈 회로를 설계하였으며, negative VTE를 갖는 split gate EEPROM의 VT 측정을 위한 CG(Control Gate) 구동회로를 제안하였다. 제안된 CG 구동회로는 erase VT를 측정하기 위해 -3V~0V의 negative 전압이 인가될 수 있도록 asymmetric isolated HV (High-Voltage) NMOS 소자를 사용하였다. 그리고 test time reduction 모드에서는 even page, odd page, chip 단위로 erase나 program 수행이 가능하도록 회로를 설계하므로 512Kb EEPROM 전체 메모리를 erase하거나 program할 때 시간을 even page와 odd page를 이용하는 경우는 4ms, chip 전체로 하는 경우는 2ms로 테스트 시간을 줄일 수 있었다.

• 전자공학회논문지S
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• 제36S권12호
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• pp.67-75
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• 1999

본 논문에서는 뛰어난 에너지 압축성능에 의해 영상압축을 포함한 여러 응용분야에서 널리 사용되고 있는 웨이브렛 변환 필터를 ASIC(Application Specific Intergrated Circuit) 설계하였으며, 동작 특성 및 성능은 Verilog-HDL(Hardware Discription Language)를 통해 구현 및 분석하였다. 본 논문에서 설계한 웨이브렛 변환 필터는 데이터의 처리 속도를 향상시키기 위해 라인메모리(line memory)를 사용하였다. 이는 일반적으로 fast-page mode로 DRAM 데이터를 읽고 쓸 때에 수평방향으로는 데이터의 입출력이 빠르게 행해지는 반면 수직방향으로는 수평방향에 비해 현저하게 입출력 속도가 떨어지게 되는 단점을 개선하기 위해서이다. 그 결과 칩의 크기가 커지는 반면 1 프레임 처리속도가 4.66ms로 TV 동영상 데이터 1 프레임 처리속도의 한계인 33ms를 충분히 만족하여 실시간 처리가 가능함을 알 수 있었다.