Jo, So-Young;Hur, Jung-A;Kim, Kyung-Hwan;Lee, Tae-Wan;Shin, Ji-Cheol;Hwang, Kyung-Seok;Chin, Byung-Doo;Choi, Dong-Hoon
Bulletin of the Korean Chemical Society
/
제33권9호
/
pp.3061-3070
/
2012
Novel 2-hexylthieno[3,2-b]thiophene-containing conjugated molecules have been synthesized via a reduction reaction using tin chloride in an acidic medium. They exhibited good solubility in common organic solvents and good self-film and crystal-forming properties. The single-crystalline objects were fabricated by a solvent slow diffusion process and then were employed for fabricating field-effect transistors (FETs) along with thinfilm transistors (TFTs). TFTs made of 5 and 6 exhibited carrier mobility as high as 0.10-0.15 $cm^2V^{-1}s^{-1}$. The single-crystal-based FET made of 6 showed 0.70 $cm^2V^{-1}s^{-1}$ which was relatively higher than that of the 5-based FET (${\mu}=0.23cm^2V^{-1}s^{-1}$). In addition, we fabricated organic photovoltaic (OPV) cells with new 2-hexylthieno [3,2-b]thiophene-containing conjugated molecules and methanofullerene [6,6]-phenyl C61-butyric acid methyl ester ($PC_{61}BM$) without thermal annealing. The ternary system for a bulk heterojunction (BHJ) OPV cell was elaborated using $PC_{61}BM$ and two p-type conjugated molecules such as 5 and 7 for modulating the molecular energy levels. As a result, the OPV cell containing 5, 7, and $PC_{61}BM$ had improved results with an open-circuit voltage of 0.90 V, a short-circuit current density of 2.83 $mA/cm^2$, and a fill factor of 0.31, offering an overall power conversion efficiency (PCE) of 0.78%, which was larger than those of the devices made of only molecule 5 (${\eta}$~0.67%) or 7 (${\eta}$~0.46%) with $PC_{61}BM$ under identical weight compositions.
실리콘 기판에 GaN 에피성장을 확인하기 위해, P형 Si(100) 기판 전면에 버퍼층으로 10 nm 두께의 코발트실리사이드를 형성시켰다. 형성된 코발트실리사이드 층을 HF로 크리닝하고, PA-MBE (plasma assisted-molecular beam epitaxy)를 써서 저온에서 500 nm의 GaN를 성막하였다. 완성된 GaN은 광학현미경, 주사탐침현미경, TEM, HR-XRD를 활용하여 특성을 확인하였다. HF 크리닝을 하지 않은 경우에는 GaN 에피택시 성장이 진행되지 않았다. HF 크리닝을 실시한 경우에는 실리사이드 표면의 국부적인 에칭에 의해 GaN성장이 유리하여 모두 GaN $4\;{\mu}m$ 정도의 두께를 가진 에피택시 성장이 진행되었다. XRD로 GaN의 <0002> 방향의 결정성 (crsytallinity)을 $\omega$-scan으로 판단한 결과 Si(100) 기판의 경우 2.7도를 보여 기존의 사파이어 기판 정도로 우수할 가능성이 있었다. 나노급 코발트실리사이드를 버퍼로 채용하여 GaN의 에피성장이 가능할 수 있었다.
차세대 디스플레이 구동 회로 소자를 위한 재료로서, Amorphous Oxide Semiconductor (AOS)가 주목받고 있다. AOS는 기존의 Amorphous Silicon과 비교하여 뛰어난 이동도를 가지고 있으며, 넓은 밴드 갭에 의한 투명한 광학적 특성을 가지고 있다. 이러한 장점을 이용하여, AOS 박막은 thin film transistor (TFT)의 active channel로 이용 되고 있다. 하지만, AOS를 이용한 TFT의 경우, 시간이 경과함에 따라 $O_2$ 및 $H_2O$ 흡착에 의해 전기적 특성이 변하는 현상이 있다. 이러한 현상은 소자의 신뢰성에 있어 중요한 문제가 된다. 이러한 문제를 연구하기 위해 본 논문에서는, AOS 박막을 이용하여 bottom 게이트형 TFT를 제작하였다. 이를 위해 먼저, p-type Si 위에 건식산화방식으로 $SiO_2$(100 nm)를 성장시켜 게이트 산화막으로 이용하였다. 그리고 Zn과 Sn이 1: 2의 조성비를 가진 ZnSnO (ZTO) 용액을 제조한 후, 게이트 산화막 위에 spin coating 하였다. Splin coating된 용액에 남아 있는 솔벤트를 제거하기 위해 10분 동안 $230^{\circ}C$로 열처리를 한 후, 포토리소그래피와 에칭 공정을 이용하여 ZTO active channel을 형성하였다. 그 후, 박막 내에 남아 있는 불순물을 제거하고 ZTO TFT의 전기적인 특성을 향상시키기 위하여, $600^{\circ}C$의 열처리를 30분 동안 진행 하여 junctionless형 TFT 제작을 완료 하였다. 제작된 소자의 시간 경과에 따른 열화를 확인하기 위하여, 대기 중에서 2시간마다 HP-4156B 장비를 이용하여 전기적인 특성을 확인 하였으며, 이러한 열화는 후처리 공정을 통하여 회복시킬 수 있었다. 열화의 회복을 위한 후처리 공정으로, 퍼니스를 이용한 고온에서의 열처리와 microwave를 이용하여 저온 처리를 이용하였다. 결과적으로, TFT는 소자가 제작된 이후, 시간에 경과함에 따라서 on/off ratio가 감소하여 열화되는 경향을 보여 주었다. 이러한 현상은, TFT 소자의 ZTO back-channel에 대기 중에 있는 $O_2$ 및 $H_2O$의 분자의 물리적인 흡착으로 인한 것으로 보인다. 그리고 추가적인 후처리 공정들에 통해서, 다시 on/off ratio가 회복 되는 현상을 확인 하였다. 이러한 추가적인 후처리 공정은, 열화된 소자에 퍼니스에 의한 고온에서의 장시간 열처리, microwave를 이용한 저온에서 장시간 열처리, 그리고 microwave를 이용한 저온에서의 단 시간 처리를 수행 하였으며, 모든 소자에서 성공적으로 열화 되었던 전기적 특성이 회복됨을 확인 할 수 있었다. 이러한 결과는, 저온임에도 불구하고, microwave를 이용함으로 인하여, 물리적으로 흡착된 $O_2$ 및 $H_2O$가 짧은 시간 안에 ZTO TFT의 back-channel로부터 탈착이 가능함과 동시에 소자의 특성을 회복 가능 함 의미한다.
RP 반응성 스펏터링으로서 P형 실리콘 웨이퍼위에 $Ta_{2}O_{5}$막을 제조하였다. 시편의 구조 및 조성은 XRD와 AES로 조사하였다. 산소의 혼합비가 10%일 때 C-V 특성으로부터 구한 $Ta_{2}O_{5}$막의 비유전률은 10-12이었다. AES와 RBS로 측정한 $Ta_{2}O_{5}$막의 Ta : O의 비는 각각 1 : 2와 1 : 2.49로 나타났으며, 산소분위기에서 $700^{\circ}C$의 열처리 온도에서 결정성장이 시작되었다. 산소분위기에서 $1000^{\circ}C$로 열처리한 $Ta_{2}O_{5}$막의 비유전률값은 20.5였으며, 질소분위기에서 열처리한 경우의 비유전률값은 23으로 나타났다. 이 때 가육방전계(pseudo hexagonal ${\delta}-Ta_{2}O_{5}$)의 결정구조를 나타내었다. 시편의 ${\Delta}V_{FB}$와 누설전류밀도는 산소의 혼합비가 증가함에 따라 감소하였다. 그리고 최대절연파괴전장은 산소가 10% 혼합되었을 때 2.4MV/cm로 나타났다. 이러한 $Ta_{2}O_{5}$막은 수소이온 감지막 및 기억용소자의 게이트 절연막 등에 응용될 수 있을 것이다.
High-k dielectric materials such as $HfO_2$, $ZrO_2$ and $Al_2O_3$ increase gate capacitance and reduce gate leakage current in MOSFET structures. This behavior suggests that high-k materials will be promise candidates to substitute as a tunnel barrier. Furthermore, stack structure of low-k and high-k tunnel barrier named variable oxide thickness (VARIOT) is more efficient.[1] In this study, we fabricated the $WSi_2$ nanocrystals nonvolatile memory device with $SiO_2/HfO_2/Al_2O_3$ tunnel layer. The $WSi_2$ nano-floating gate capacitors were fabricated on p-type Si (100) wafers. After wafer cleaning, the phosphorus in-situ doped poly-Si layer with a thickness of 100 nm was deposited on isolated active region to confine source and drain. Then, on the gate region defined by using reactive ion etching, the barrier engineered multi-stack tunnel layers of $SiO_2/HfO_2/Al_2O_3$ (2 nm/1 nm/3 nm) were deposited the gate region on Si substrate by using atomic layer deposition. To fabricate $WSi_2$ nanocrystals, the ultrathin $WSi_2$ film with a thickness of 3-4 nm was deposited on the multi-stack tunnel layer by using direct current magnetron sputtering system [2]. Subsequently, the first post annealing process was carried out at $900^{\circ}C$ for 1 min by using rapid thermal annealing system in nitrogen gas ambient. The 15-nm-thick $SiO_2$ control layer was deposited by using ultra-high vacuum magnetron sputtering. For $SiO_2$ layer density, the second post annealing process was carried out at $900^{\circ}C$ for 30 seconds by using rapid thermal annealing system in nitrogen gas ambient. The aluminum gate electrodes of 200-nm thickness were formed by thermal evaporation. The electrical properties of devices were measured by using a HP 4156A precision semiconductor parameter analyzer with HP 41501A pulse generator, an Agillent 81104A 80MHz pulse/pattern generator and an Agillent E5250A low leakage switch mainframe. We will discuss the electrical properties for application next generation non-volatile memory device.
In these days, the desire for the precise and tiny displays in mobile application has been increased strongly. Currently, laser displays ranging from large-size laser TV to mobile projectors, are commercially available or due to appear on the market [1]. In order to achieve a mobile projectors, the semiconductor laser diodes should be used as a laser source due to their size and weight. In this presentation, the continuous etch characteristics of Pd and AlGaN/GaN superlattice for the fabrication of blue laser diodes were investigated by using inductively coupled $CHF_3$ and $Cl_2$ -based plasma. The GaN laser diode samples were grown on the sapphire (0001) substrate using a metal organic chemical vapor deposition system. A Si-doped GaN layer was grown on the substrate, followed by growth of LD structures, including the active layers of InGaN/GaN quantum well and barriers layer, as shown in other literature [2], and the palladium was used as a p-type ohmic contact metal. The etch rate of AlGaN/GaN superlattice (2.5/2.5 nm for 100 periods) and n-GaN by using $Cl_2$ (90%)/Ar (10%) and $Cl_2$ (50%)/$CHF_3$ (50%) plasma chemistry, respectively. While when the $Cl_2$/Ar plasma were used, the etch rate of AlGaN/GaN superlattice shows a similar etch rate as that of n-GaN, the $Cl_2/CHF_3$ plasma shows decreased etch rate, compared with that of $Cl_2$/Ar plasma, especially for AlGaN/GaN superlattice. Furthermore, it was also found that the Pd which is deposited on top of the superlattice couldn't be etched with $Cl_2$/Ar plasma. It was indicating that the etching step should be separated into 2 steps for the Pd etching and the superlattice etching, respectively. The etched surface of stacked Pd/superlattice as a result of 2-step etching process including Pd etching ($Cl_2/CHF_3$) and SLs ($Cl_2$/Ar) etching, respectively. EDX results shows that the etched surface is a GaN waveguide free from the Al, indicating the SLs were fully removed by etching. Furthermore, the optical and electrical properties will be also investigated in this presentation. In summary, Pd/AlGaN/GaN SLs were successfully etched exploiting noble 2-step etching processes.
$CdIn_{2}Te_{4}$ 단결정을 Bridgman방법으로 성장하였다. 성장된 $CdIn_{2}Te_{4}$ 단결정은 분말법으로 X-ray diffraction을 측정하여 tetragonal로 성장되었음을 알 수 있었고 격자상수는 Nelson-Riley 보정식을 이용하여 외삽법으로 구한 결과 $a_{0}$는 $6.215{\AA}$, $c_{0}$는 $12.390{\AA}$이었다. $CdIn_{2}Te_{4}$ 결정이 단결정임을 알아보기 위해 Laue 배면 반사법으로 측정하였는데 c축에 수평한면은 (110), c축에 수직한 면은 (001)으로 성장되었음을 알 수 있었다. 또한 van der Pauw방법으로 Hall 효과를 측정하여 운반자 농도와 이동도를 구하였으며, c축에 수직한 시료의 carrier density는 $8.75{\times}10^{23}electrons/m^{3},\;mobility는\;3.41{\times}10^{-2}m^{2}/V.s$였으며 c축에 평행한 시료의 carrier density는 $8.61{\times}10^{23}electrons/m^{3},\;mobility는\;2.42{\times}10^{-2}m^{2}/V.s$였다. 또한 Hall 계수가 양의 값이여서 $CdIn_{2}Te_{4}$ 단결정은 p형 반도체임을 알 수 있었다.
금속 실리사이드 나노입자는 열적 및 화학적 안정성이 뛰어나고, 절연막내에 일함수 차이에 따라 깊은 양자 우물구조가 형성되어 비휘발성 메모리 소자를 제작할 수 있다. 그러나 단일 $SiO_2$ 절연막을 사용하였을 경우 저장된 전하의 정보 저장능력 및 쓰기/지우기 시간을 향상시키는 데 물리적 두께에 따른 제한이 따른다. 본 연구에서는 터널장벽 엔지니어링을 통하여 물리적인 두께는 단일 $SiO_2$ 보다는 두꺼우나 쓰기/지우기 동작을 위하여 인가되는 전기장에 의하여 상대적으로 전자가 느끼는 상대적인 터널 절연막 두께를 감소시키는 방법으로 동작속도를 향상 시킨 $SiO_2/Si_3N_4/SiO_2$ 및 $Si_3N_4/SiO_2/Si_3N_4$ 터널 절연막을 사용한 금속 실리사이드 나노입자 비휘발성 메모리를 제조하였다. 제조방법은 우선 p-type 실리콘 웨이퍼 위에 100 nm 두께로 증착된 Poly-Si 층을 형성 한 이후 소스와 드레인 영역을 리소그래피 방법으로 형성시켜 트랜지스터의 채널을 형성한 이후 그 상부에 $SiO_2/Si_3N_4/SiO_2$ (2 nm/ 2 nm/ 3 nm) 및 $Si_3N_4/SiO_2/Si_3N_4$ (2 nm/ 3 nm/ 3 nm)를 화학적 증기 증착(chemical vapor deposition)방법으로 형성 시킨 이후, direct current magnetron sputtering 방법을 이용하여 2~5 nm 두께의 $WSi_2$ 및 $TiSi_2$ 박막을 증착하였으며, 나노입자 형성을 위하여 rapid thermal annealing(RTA) system을 이용하여 $800{\sim}1000^{\circ}C$에서 질소($N_2$) 분위기로 1~5분 동안 열처리를 하였다. 이후 radio frequency magnetron sputtering을 이용하여 $SiO_2$ control oxide layer를 30 nm로 증착한 후, RTA system을 이용하여 $900^{\circ}C$에서 30초 동안 $N_2$ 분위기에서 후 열처리를 하였다. 마지막으로 thermal evaporator system을 이용하여 Al 전극을 200 nm 증착한 이후 리소그래피와 식각 공정을 통하여 채널 폭/길이 $2{\sim}5{\mu}m$인 비휘발성 메모리 소자를 제작하였다. 제작된 비휘발성 메모리 소자는 HP 4156A semiconductor parameter analyzer와 Agilent 81101A pulse generator를 이용하여 전기적 특성을 확인 하였으며, 측정 온도를 $25^{\circ}C$, $85^{\circ}C$, $125^{\circ}C$로 변화시켜가며 제작된 비휘발성 메모리 소자의 열적 안정성에 관하여 연구하였다.
RF magnetron sputtering 법으로 T $a_2$$O_{5}$ 세라믹 타겟과 S $r_2$N $b_2$$O_{7}$ 세라믹 타겟을 동시 sputtering하여 저유전율 S $r_2$(T $a_{1-x}$ , N $b_{x}$)$_2$$O_{7}$(STNO) 박막을 p-type Si (100) 기판 위에 증착하여 NDRO 강유전체 메모리 (Non-destructive read out ferro-electric random access memory)에 사용되는 Pt/STNO/Si (MFS) 구조의 응용 가능성을 확인하였다. Sr$_2$Nb$_2$$O_{7} (SN O)$ 타겟과 T $a_2$$O_{5}$ 타겟의 출력의 비를 100w/100w, 70w/100w, 그리고 50w/100w로 조절하면서 x 값을 달리하여 조성을 변화시켰다. 성장된 박막을 8$50^{\circ}C$, 90$0^{\circ}C$, 그리고 9$50^{\circ}C$에서 1시간 동안 산소 분위기에서 열처리하였다. 조성과 열처리 온도에 따른 구조적 특징을 XRD에 의해 관찰하였으며 표면특성은 FE-SBM에 의해 관찰하였고, C-V 측정과 I-V 측정으로 박막의 전기적 특성을 조사하였다. SNO 타겟과 T $a_2$$O_{5}$ 타켓의 출력비에 따른 STNO 박막의 성장 결과 70W/170W의 출력비에서 성장된 STNO박막에서 Ta의 양이 상대적 맡은 x=0.4였으며 가장 우수한 C-V 특성 및 누설 전류 특성을 보였다. 이 조성에서 성장된 STNO박막은 3-9V외 인가전압에서 메모리 윈도우 갑이 0.5-8.3V였고 누설전류밀도는 -6V의 인가전압에서 7.9$\times$10$_{-8}$A /$\textrm{cm}^2$였다.
세라믹 타겟인 Ta$_2$O(sub)5을 장착한 rf-마그네트론 스퍼터를 이용하여 Ta$_2$O(sub)5 완충층을 증착하고, Sr(sub)0.8Bi(sub)2.4Ta$_2$O(sbu)9 용액을 사용하여 MOD 법에 의해 SBT 막을 성장시킨 metal/ferroelectric/insulator/semiconductor (MFIS) 구조인 Pt/SBT/Ta$_2$O(sub)5/Si 구조의 Ta$_2$O(sub)5 완충층 증착시의 $O_2$유량비, Ta$_2$O(sub)5 완충층 두께에 따른 전기적 특성을 조사하였다. 그리고 Ta$_2$O(sub)5 박막의 완충층으로써의 효과를 확인하기 위해 Pt/SBT/Ta$_2$O(sub)5/Si 구조와 Pt/SBT/Si 구조의 전기적 특성을 비교하였다. Ta$_2$O(sub)5 완충층 증착시의 $O_2$유량비가 0%일 때는 전형적인 MFIS 구조의 C-V 특성을 얻지 못하였으며, 20%의 $O_2$유량비일 때 가장 큰 메모리 윈도우 값을 얻었다. 그리고 $O_2$유량비가 40%, 60%로 증가할수록 메모리 윈도우는 감소하였다. Ta$_2$O(sub)5 완충층의 두께의 변화에 대한 C-V 특성에서는 36nm의 Ta$_2$O(sub)5 두께에서 가장 큰 메모리 값을 얻었다. Pt/SBT/Si 구조의 메모리 윈도우 값과 누설전류 특성은 Pt/SBT/Ta$_2$O(sub)5/Si 구조의 값에 비해 크게 떨어졌으며, 따라서 Ta$_2$O(sub)5 막이 우수한 완충층으로써의 역할을 함을 알았다.
본 웹사이트에 게시된 이메일 주소가 전자우편 수집 프로그램이나
그 밖의 기술적 장치를 이용하여 무단으로 수집되는 것을 거부하며,
이를 위반시 정보통신망법에 의해 형사 처벌됨을 유념하시기 바랍니다.
[게시일 2004년 10월 1일]
이용약관
제 1 장 총칙
제 1 조 (목적)
이 이용약관은 KoreaScience 홈페이지(이하 “당 사이트”)에서 제공하는 인터넷 서비스(이하 '서비스')의 가입조건 및 이용에 관한 제반 사항과 기타 필요한 사항을 구체적으로 규정함을 목적으로 합니다.
제 2 조 (용어의 정의)
① "이용자"라 함은 당 사이트에 접속하여 이 약관에 따라 당 사이트가 제공하는 서비스를 받는 회원 및 비회원을
말합니다.
② "회원"이라 함은 서비스를 이용하기 위하여 당 사이트에 개인정보를 제공하여 아이디(ID)와 비밀번호를 부여
받은 자를 말합니다.
③ "회원 아이디(ID)"라 함은 회원의 식별 및 서비스 이용을 위하여 자신이 선정한 문자 및 숫자의 조합을
말합니다.
④ "비밀번호(패스워드)"라 함은 회원이 자신의 비밀보호를 위하여 선정한 문자 및 숫자의 조합을 말합니다.
제 3 조 (이용약관의 효력 및 변경)
① 이 약관은 당 사이트에 게시하거나 기타의 방법으로 회원에게 공지함으로써 효력이 발생합니다.
② 당 사이트는 이 약관을 개정할 경우에 적용일자 및 개정사유를 명시하여 현행 약관과 함께 당 사이트의
초기화면에 그 적용일자 7일 이전부터 적용일자 전일까지 공지합니다. 다만, 회원에게 불리하게 약관내용을
변경하는 경우에는 최소한 30일 이상의 사전 유예기간을 두고 공지합니다. 이 경우 당 사이트는 개정 전
내용과 개정 후 내용을 명확하게 비교하여 이용자가 알기 쉽도록 표시합니다.
제 4 조(약관 외 준칙)
① 이 약관은 당 사이트가 제공하는 서비스에 관한 이용안내와 함께 적용됩니다.
② 이 약관에 명시되지 아니한 사항은 관계법령의 규정이 적용됩니다.
제 2 장 이용계약의 체결
제 5 조 (이용계약의 성립 등)
① 이용계약은 이용고객이 당 사이트가 정한 약관에 「동의합니다」를 선택하고, 당 사이트가 정한
온라인신청양식을 작성하여 서비스 이용을 신청한 후, 당 사이트가 이를 승낙함으로써 성립합니다.
② 제1항의 승낙은 당 사이트가 제공하는 과학기술정보검색, 맞춤정보, 서지정보 등 다른 서비스의 이용승낙을
포함합니다.
제 6 조 (회원가입)
서비스를 이용하고자 하는 고객은 당 사이트에서 정한 회원가입양식에 개인정보를 기재하여 가입을 하여야 합니다.
제 7 조 (개인정보의 보호 및 사용)
당 사이트는 관계법령이 정하는 바에 따라 회원 등록정보를 포함한 회원의 개인정보를 보호하기 위해 노력합니다. 회원 개인정보의 보호 및 사용에 대해서는 관련법령 및 당 사이트의 개인정보 보호정책이 적용됩니다.
제 8 조 (이용 신청의 승낙과 제한)
① 당 사이트는 제6조의 규정에 의한 이용신청고객에 대하여 서비스 이용을 승낙합니다.
② 당 사이트는 아래사항에 해당하는 경우에 대해서 승낙하지 아니 합니다.
- 이용계약 신청서의 내용을 허위로 기재한 경우
- 기타 규정한 제반사항을 위반하며 신청하는 경우
제 9 조 (회원 ID 부여 및 변경 등)
① 당 사이트는 이용고객에 대하여 약관에 정하는 바에 따라 자신이 선정한 회원 ID를 부여합니다.
② 회원 ID는 원칙적으로 변경이 불가하며 부득이한 사유로 인하여 변경 하고자 하는 경우에는 해당 ID를
해지하고 재가입해야 합니다.
③ 기타 회원 개인정보 관리 및 변경 등에 관한 사항은 서비스별 안내에 정하는 바에 의합니다.
제 3 장 계약 당사자의 의무
제 10 조 (KISTI의 의무)
① 당 사이트는 이용고객이 희망한 서비스 제공 개시일에 특별한 사정이 없는 한 서비스를 이용할 수 있도록
하여야 합니다.
② 당 사이트는 개인정보 보호를 위해 보안시스템을 구축하며 개인정보 보호정책을 공시하고 준수합니다.
③ 당 사이트는 회원으로부터 제기되는 의견이나 불만이 정당하다고 객관적으로 인정될 경우에는 적절한 절차를
거쳐 즉시 처리하여야 합니다. 다만, 즉시 처리가 곤란한 경우는 회원에게 그 사유와 처리일정을 통보하여야
합니다.
제 11 조 (회원의 의무)
① 이용자는 회원가입 신청 또는 회원정보 변경 시 실명으로 모든 사항을 사실에 근거하여 작성하여야 하며,
허위 또는 타인의 정보를 등록할 경우 일체의 권리를 주장할 수 없습니다.
② 당 사이트가 관계법령 및 개인정보 보호정책에 의거하여 그 책임을 지는 경우를 제외하고 회원에게 부여된
ID의 비밀번호 관리소홀, 부정사용에 의하여 발생하는 모든 결과에 대한 책임은 회원에게 있습니다.
③ 회원은 당 사이트 및 제 3자의 지적 재산권을 침해해서는 안 됩니다.
제 4 장 서비스의 이용
제 12 조 (서비스 이용 시간)
① 서비스 이용은 당 사이트의 업무상 또는 기술상 특별한 지장이 없는 한 연중무휴, 1일 24시간 운영을
원칙으로 합니다. 단, 당 사이트는 시스템 정기점검, 증설 및 교체를 위해 당 사이트가 정한 날이나 시간에
서비스를 일시 중단할 수 있으며, 예정되어 있는 작업으로 인한 서비스 일시중단은 당 사이트 홈페이지를
통해 사전에 공지합니다.
② 당 사이트는 서비스를 특정범위로 분할하여 각 범위별로 이용가능시간을 별도로 지정할 수 있습니다. 다만
이 경우 그 내용을 공지합니다.
제 13 조 (홈페이지 저작권)
① NDSL에서 제공하는 모든 저작물의 저작권은 원저작자에게 있으며, KISTI는 복제/배포/전송권을 확보하고
있습니다.
② NDSL에서 제공하는 콘텐츠를 상업적 및 기타 영리목적으로 복제/배포/전송할 경우 사전에 KISTI의 허락을
받아야 합니다.
③ NDSL에서 제공하는 콘텐츠를 보도, 비평, 교육, 연구 등을 위하여 정당한 범위 안에서 공정한 관행에
합치되게 인용할 수 있습니다.
④ NDSL에서 제공하는 콘텐츠를 무단 복제, 전송, 배포 기타 저작권법에 위반되는 방법으로 이용할 경우
저작권법 제136조에 따라 5년 이하의 징역 또는 5천만 원 이하의 벌금에 처해질 수 있습니다.
제 14 조 (유료서비스)
① 당 사이트 및 협력기관이 정한 유료서비스(원문복사 등)는 별도로 정해진 바에 따르며, 변경사항은 시행 전에
당 사이트 홈페이지를 통하여 회원에게 공지합니다.
② 유료서비스를 이용하려는 회원은 정해진 요금체계에 따라 요금을 납부해야 합니다.
제 5 장 계약 해지 및 이용 제한
제 15 조 (계약 해지)
회원이 이용계약을 해지하고자 하는 때에는 [가입해지] 메뉴를 이용해 직접 해지해야 합니다.
제 16 조 (서비스 이용제한)
① 당 사이트는 회원이 서비스 이용내용에 있어서 본 약관 제 11조 내용을 위반하거나, 다음 각 호에 해당하는
경우 서비스 이용을 제한할 수 있습니다.
- 2년 이상 서비스를 이용한 적이 없는 경우
- 기타 정상적인 서비스 운영에 방해가 될 경우
② 상기 이용제한 규정에 따라 서비스를 이용하는 회원에게 서비스 이용에 대하여 별도 공지 없이 서비스 이용의
일시정지, 이용계약 해지 할 수 있습니다.
제 17 조 (전자우편주소 수집 금지)
회원은 전자우편주소 추출기 등을 이용하여 전자우편주소를 수집 또는 제3자에게 제공할 수 없습니다.
제 6 장 손해배상 및 기타사항
제 18 조 (손해배상)
당 사이트는 무료로 제공되는 서비스와 관련하여 회원에게 어떠한 손해가 발생하더라도 당 사이트가 고의 또는 과실로 인한 손해발생을 제외하고는 이에 대하여 책임을 부담하지 아니합니다.
제 19 조 (관할 법원)
서비스 이용으로 발생한 분쟁에 대해 소송이 제기되는 경우 민사 소송법상의 관할 법원에 제기합니다.
[부 칙]
1. (시행일) 이 약관은 2016년 9월 5일부터 적용되며, 종전 약관은 본 약관으로 대체되며, 개정된 약관의 적용일 이전 가입자도 개정된 약관의 적용을 받습니다.