• 전자공학회논문지
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• 제50권7호
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• pp.87-95
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• 2013

본 논문에서는 2.5 Gb/s의 입력 데이터율을 가지는 버스트 모드(Burst-mode) 클럭 데이터 복원기(CDR: Clock and Data Recovery)를 제안한다. 제안된 버스트 모드 CDR에서는 입력 데이터율과 클럭 복원기의 개폐 전압제어발진기(GVCO: Gated Voltage Controlled Oscillator) 출력 주파수간의 불일치를 제거하기 위하여 디지털 주파수 보정 기법이 적용되었고, 또한 입력 데이터로 인하여 발생하는 지터(Jitter)를 감소시키기 위하여 지터 제거 기법이 적용되었다. 제안된 버스트 모드 CDR은 0.11 ${\mu}m$ CMOS 공정을 사용하여 설계되었고 루프필터를 제외한 회로 설계 면적은 0.125 $mm^2$이며 전력 소모량은 94.5 mW이다. 포스트 레이아웃 시뮬레이션 결과, 제안된 회로를 통하여 복원된 데이터는 0.1 UI의 입력 지터 인가 시 14 ps의 peak-to-peak 지터를 가지며 최대 허용 CID(Consecutive Identical Digit)는 입력 데이터 지터가 없을 경우 2976 bits를 가진다.

• 한국인터넷방송통신학회논문지
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• 제13권6호
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• pp.115-121
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• 2013

본 논문은 송신 부호가 대역 제한, 위상 찌그러짐이 존재하는 비선형 통신 채널을 통과할 때 발생되는 부호간 간섭을 보상하기 위한 블라인드 등화 알고리즘인 SE-MMA (Signed-Error MMA)의 roburstness 성능을 개선할 수 있는 DSE-MMA (Dithered Sign-Error MMA)에 관한 것이다. SE-MMA는 등화기의 탭 계수 갱신을 위하여 곱셈 대신 1 bit 양자화기를 사용하므로 알고리즘의 연산량을 줄일 수 있어 H/W 응용에 유리하지만, 양자화 과정에서 발생되는 정보 손실에 의하여 전체적인 블라인드 등화 성능 알고리즘이 MMA보다 열화되는 단점이 있다. DSE-MMA는 SE-MMA의 단점 중에서 roburstness를 나타내는 SER 성능을 개선키 위하여 양자화 전에 dither 신호를 이용하는 Dithered Signed-Error 개념을 MMA에 적용하였으며, SE-MMA 와 MMA 알고리즘이 갖는 부호간 간섭에 의한 진폭과 위상 찌그러짐을 동시 보상 능력을 갖는다. 논문에서 DSE-MMA 블라인드 등화 알고리즘의 성능을 나타내는 지수로는 등화기 출력 신호, 잔류 isi, MD (Maximum Distortion), MSE와 SER를 사용하였으며, 이들 성능 지수를 적용할 때 SE-MMA 알고리즘과 비교하기 위하여 컴퓨터 시뮬레이션을 수행하였다. 시뮬레이션 결과 DSE-MMA가 SE-MMA 보다 roburstness 와 정상 상태 이후 성능 지수의 양에서 개선됨을 알 수 있었지만, 초기 상태에서 정상 상태에 도달하는 수렴 속도에서는 늦어짐을 확인하였다.

• 전자공학회논문지CI
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• 제48권6호
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• pp.123-139
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• 2011

웹 스팸은 중요하지 않은 웹 페이지들의 중요도를 승격시키기 때문에 웹 검색 결과의 품질에 중대한 영향을 준다. 따라서 웹 검색 엔진은 웹 스팸을 제거할 필요가 있다. 웹 스팸 필터링은 스팸 페이지들, 즉 웹 스팸에 기여하는 웹 페이지들을 식별하는 것이며, 잘 알려진 웹 스팸 필터링 알고리즘으로는 Trust Rank, Anti-Trust Rank, Spam Mass, 그리고 Link Farm Spam이 있다. 이러한 알고리즘들의 결과 품질은 입력 시드(input seed)에 따라 달라진다. 따라서 입력 시드를 정제(refinement) 함으로써, 웹 스팸 필터링의 품질을 향상 시킬 수 있다. 본 논문에서는 잘 알려진 네 가지 알고리즘에 대한 시드를 정제하는 기술을 제안한다. 다음으로, 이러한 기술을 원(original) 알고리즘에 각각 적용하는 방법으로 알고리즘을 수정한다. 이를 수정된 웹 스팸 필터링 알고리즘이라고 부른다. 본 논문에서는 또한, 웹 스팸 필터링을 좀 더 향상시키기 위한 전략을 제안한다. 이 전략에서는 수정된 알고리즘들을 수행 순서상의 적절한 위치에 배치함으로써 알고리즘들의 상호간 지원을 통해 전체적으로 성능을 향상시키는 가능성을 고려한다. 마지막으로, 실험에서는 시드 정제의 효과를 보인다. 이를 위해, 먼저, 수정된 알고리즘의 웹 스팸 필터링 품질이 원 알고리즘의 품질보다 더 우수함을 보인다. 다음으로, 웹 스팸 필터링 알고리즘들이 수행되는 순서의 조합 중 가장 성능이 우수한 조합이 가장 뛰어난 잘 알려진 알고리즘과 비교하여 정확도(precision)를 유지하면서 파라미터의 전형적인 값 범위 내에서 재현율(recall)은 최대 1.38배까지 높게 향상됨을 보인다.

• 비파괴검사학회지
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• 제33권5호
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• pp.465-471
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• 2013

원전 증기발생기는 원자로 냉각재 계통에서 발생한 열에너지를 터빈 계통의 주급수에 전달하여 터빈을 회전시키기 위한 증기를 생산하는 일종의 열교환기이다. 증기발생기 전열관의 손상은 증기발생기의 구조적 및 누설 건전성 유지 능력을 저해시키기 때문에 주기적으로 와전류검사를 수행하여 전열관의 건전성을 평가한다. 증기발생기 전열관의 건전성 평가는 보통 원자로 연료 재장전 기간 중에 수행된다. 현재 국내 증기발생기 전열관에 적용되는 와전류검사는 KEPIC 및 ASME 코드 요건에 따라 수행되며, 와전류검사 수행에 필요한 검사 시스템은 와전류검사 장치와 수집된 신호를 평가하기 위한 평가 프로그램으로 구성된다. 검사에 적용되는 와전류검사 시스템을 구성하는 핵심기기인 와전류검사 장치는 ASME 및 KEPIC 코드에서 총 고조파 왜곡율, 입출력 임피던스, 증폭기 직선성 및 안정성, 위상 직선성, 대역폭 및 복조필터 응답, 디지털 변환, 채널 간섭 등과 같은 전기적 특성을 측정하도록 규정하고 있다. 이에 따라 본 논문에서는 국내 최초로 개발한 원전 증기발생기 와전류검사 장치의 전기적 특성 측정을 위한 ASME 및 KEPIC 코드 요건을 설명하고, 이 요건에 따른 증기발생기 와전류검사 장치의 전기적 특성의 측정 결과를 제시하였다.

• 대한전자공학회논문지TC
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• 제42권3호
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• pp.25-32
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• 2005

본 논문에서는 부성저항 특성을 갖는 발진기 이론을 적용하여 직렬 궤환형 유전체 공진 발진기를 구성하고 바랙터 다이오드를 삽입하여 전압 제어 유전체 공진 발진기를 제작한 후, 샘플링 위상비교기와 루프 필터를 결합한 PLL방식을 도입하여 고안정 주파수 발생기인 위상고정 유전체 공진형 발진기를 설계 및 제작하였다. 설계 제작한 PLDRO는 주파수 12.05 GHz에서 13.54 dBm의 출력 전력을 얻었으며, 이때의 주파수 가변 동조 범위는 중심 주파수에서 약 ${\pm}7.5\;MHz$ 이며, 전력 평탄도는 0.2 dBm으로서 매우 우수한 선형 특성 결과를 얻었다. 또한 데이터 전송시 오율특성에 상당한 영향을 미치는 위상 잡음은 carrier로부터 100 KHz 떨어진 offset 지점에서 14.5 dBc/Hz을 얻었다. 고조파 특성은 2 차 고조파에서 -41.49 dBc 이하의 특성을 나타내었다. 이러한 특성은 위상고정을 하기 전의 전압 제어 발진기보다 더욱 향상된 특성을 보였으며, 종전의 PLDRO보다 위상 잡음과 전력 평탄도면에서 개선시킬 수가 있었다.

• 전자공학회논문지
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• 제53권9호
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• pp.143-147
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• 2016

최근 디지털 단층영상합성 시스템 (digital tomosynthesis system, DTS)은 일반 X-ray의 영상 중첩현상과 전산화단층촬영장치 (computed tomography, CT)의 높은 선량의 문제점을 해결하기 위하여 개발되었다. 본 연구의 목적은 흉부 촬영용 디지털 단층영상합성 시스템 (chest digital tomosynthesis, CDT)의 재구성 알고리즘 개발 및 화질과 선량 평가를 수행하는 것이다. 영상의 재구성은 필터 후 역투영 (filtered back-projection, FBP)을 모델링하였고, 팬텀 영상을 획득하기 위한 X-선과 검출기 사이의 각도를 ${\pm}10^{\circ}$, ${\pm}15^{\circ}$, ${\pm}20^{\circ}$, 그리고 ${\pm}30^{\circ}$로 구성하였다. 영상의 화질 평가는 평균 제곱근 편차 (root mean square error, RMSE)와 신호대 잡음 변화율 (signal difference-to-noise ratio, SDNR)로 수행하였고, 선량 평가는 ${\pm}20^{\circ}$의 범위에서 유효선량으로 수행하였다. 결과적으로, 모든 각도에서 Slice thickness 필터를 적용한 팬텀영상이 가장 우수한 RMSE와 SDNR 결과를 나타내었고, 최종 유효 선량은 0.166 mSv로 측정되었다. 결론적으로, 개발한 CDT 재구성 알고리즘의 유용성을 증명하였고, 최종 유효 선량을 측정하여 CDT의 기초 실험 데이터를 구축할 수 있었다.

• 핵의학기술
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• 제21권2호
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• pp.13-27
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• 2017

국내 의료용 방사성폐기물 자체처분과 관련하여 심사과정에서 많은 보완을 거치게 되고, 이 과정을 통과함에 많은 어려움을 겪고 있다. 이에 따라 의료용 방사성폐기물의 자체처분시 기본적인 가이드라인을 제시함으로써 의료기관의 방사성 폐기물 처리효율을 높이고자 한다. 2015년부터 2016년까지 국내 15개 의료기관의 의료용 방사성폐기물 자체처분 절차서 및 계획서 작성 시 보완 요청된 사항들을 비교 검토하였으며, 이와 관련하여 원자력 안전법 관련 규정을 기준으로 방사성폐기물 자체처분 시 서류작성에 필요한 세부 작성안 들을 도출하였다. 한국원자력안전기술원의 대표적인 보완요청사항들로는 비가연성 폐기물의 처분방법, 자체처분 예정 폐기물의 저장방법, 폐기물 자체처분의 정당성 및 자체처분 전 조치사항, 배기필터의 기준방사능 및 보관기간 산출, 폐기물 수량 측정 용기 보유 여부 및 증빙자료, 감마카운터 사용 시 측정효율 증명자료 첨부임을 확인할 수 있었다. 또한 의료 방사성 폐기물 자체처분 가이드라인 구축을 통해 방사성동위원소 핵종 및 발생유형별 분류기준 등을 명확히 제시하였다. 이를 통해, 자체처분 서류 작성에 따른 시간의 단축과 업무대행 지출비용이 발생되지 않음을 확인할 수 있었고 방사성 폐기물의 장기간 보관에 따른 보관시설의 저장효율이 좋아지고 경제적 비용도 절감됨을 알 수 있었다. 본 가이드라인을 바탕으로 방사성폐기물 자체처분의 실무적인 어려움을 겪고 있는 관계자들의 업무효율 향상에 기여할 것으로 사료된다.

• 전자공학회논문지SC
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• 제46권2호
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• pp.72-77
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• 2009

본 논문은 별도 기준 클록 없이 고속 시리얼 데이터 통신을 위한 3.2Gb/s 클록 데이터 복원(CDR) 회로를 설명한다. CDR회로는 전체적으로 5부분으로 구성되며, 위상검출기(PD)와 주파수 검출기(FD), 다중 위상 전압 제어 발진기(VCO), 전하펌프(CP), 외부 루프필터(LF)로 구성되어 있다. CDR회로는 half-rate bang-bang 타입의 위상 검출기와 입력 pull-in 범위를 늘릴 수 있도록 half-rate 주파수 검출기를 적용하였다. VCO는 4단의 차동 지연단(delay cell)으로 구성되어 있으며 튜닝 범위와 선형성 향상을 위해 rail-to-rail 전류 바이어스단을 적용하였다 각 지연단은 풀 스윙과 듀티의 부정합을 보상할 수 있는 출력 버퍼를 갖고 있다. 구현한 CDR회로는 별도의 기준 클록 없이 넓은 pull-in 범위를 확보할 수 있으며 기준 클록 생성을 위한 부가적인 Phase-Locked Loop를 필요치 않기 때문에 칩의 면적과 전력소비를 효과적으로 줄일 수 있다. 본 CDR 회로는 0.18um 1P6M CMOS 공정을 이용하여 제작하였고 루프 필터를 제외한 전체 칩 면적은 $1{\times}1mm^2$이다. 3.2Gb/s 입력 데이터 율에서 모의실험을 통한 복원된 클록의 pk-pk 지터는 26ps이며 1.8V 전원전압에서 전체 전력소모는 63mW로 나타났다. 동일한 입력 데이터 율에서 테스트를 통한 pk-pk 지터 결과는 55ps였으며 신뢰할 수 있는 입력 데이터율 범위는 약 2.4Gb/s에서 3.4Gb/s로 나타났다.

• 대한전자공학회논문지SD
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• 제47권1호
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• pp.28-37
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• 2010

본 논문에서는 FPGA와 VHDL을 이용하여 다채널 비동기 통신용 IC를 설계하였다. 기존에 상용되고 있는 대부분의 비동기 통신용 IC들은 최대 1~2채널(Channel)로 구성되어 있다. 따라서 2채널 이상의 통신 시스템을 구성할 때 원가가 높아지고 구현하기도 복잡해진다. 그리고 매우 적은 송수신 버퍼(Buffer)를 가지고 있으므로 고속으로 대용량의 데이터를 전송할 경우 마이크로프로세서에 걸리는 부하가 많아지게 된다. 이러한 문제를 해결하기 위해 본 논문에서는 비동기 통신 채널 8개를 단 한개의 IC로 설계하여 원가 절감 및 기능과 성능을 향상 시키도록 설계하였으며, 송수신 버퍼의 크기를 각각 256 바이트로 설계함으로써 고속의 통신을 가능하게 하였다. 또한 통신시 오동작을 방지하기 위해 디지털(Digital) 필터 및 첵섬(Check-sum) 로직을 설계하여 신뢰성을 향상시켰으며, 채널 먹스 로직을 설계하여 각 채널별 입/출력을 자유롭게 선택하도록 하여 통신 채널에 대한 입/출력 포트를 유연하게 사용할 수 있도록 설계하였다. 이와 같이 설계된 다채널 비동기 통신 IC를 ALTERA사의 Cyclone II Series EP2C35F672C8과 QuartusII V8.1을 이용하여 로직을 합성 및 시뮬레이션 하였다. QuartusII 시뮬레이션과 실험에서 성공적으로 수행되었으며, 설계된 IC의 우수성을 보이기 위해 비동기 통신 칩으로 많이 사용되고 있는 TI(Texas Instruments)사의 TL16C550A, ATMEL사의 ATmega128 범용 마이크로 콘트롤러와 수행시간 및 성능을 비교하여 본 논문에서 설계된 다채널 비동기 통신용 IC의 우수함을 확인하였다.

• 대한전자공학회논문지SD
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• 제47권3호
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• pp.28-34
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• 2010

본 논문에서는 13.56 MHz 반송주파수를 사용하며, ISO1443 A타입/B타입, 15693을 만족하는 RFID 리더기용 송수신기를 설계하였다. 수신기에서 자동적으로 비교전압을 생성하기 위해서 양과 음의 두 피크전압을 검출할 수 있는 음의 피크검출기와 양의 피크검출기와 수신된 신호의 세기에 따라 기준전압의 결정 레벨(decision level)을 가변 할 수 있는 데이터 슬라이서를 사용한 회로를 제안하였다. 송신기는 15693 표준 스펙을 만족시키기 위해서는 큰 출력스왕 및 전류가 필요하게 된다. 이런 이유로 고정된 부하에서도 전원 전압이상의 출력스윙이 가능하고，큰 전류를 흐릴 수 있는 코일부하를 사용하면서 세 가지 표준 모두 만족시킬 수 있었다. 또한 각 표준에 따라 출력전류는 5 mA~240 mA, 변조율은 100%, 30%~5%까지 조정 가능하도록 하였다. 13.56 MHz RFID 리더기는 CM0S $0.18\;{\mu}m$ 공정과 3.3V 단독전압을 사용하였다. 패드 제외한 칩 면적은 $1.5\;mm\;{\times}\;1.5mm$ 이다.