• 대한전기학회:학술대회논문집
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• 대한전기학회 1987년도 전기.전자공학 학술대회 논문집(II)
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• pp.1499-1502
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• 1987

The control part of one-chip microcomputer has been designed with the 3um design rule for CMOS poly silicon gate and Its cells were layed out. The operation of the logic circuits were simulated with EDAS_P. The widths and lengths of circuit were determined by using PSPICE. The control part of microcomputer has designed by using hardwired methode. Results of logic simulation and circuit simulation are in good agreements with expected circuit characteristics.

• Journal of electromagnetic engineering and science
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• 제4권4호
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• pp.183-189
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• 2004

In this paper, the Eigen-RAKE receiver in wideband direct sequence code-division multiple access(DS-CDMA) systems with downlink smart antenna is analyzed for different spreading bandwidths(1.25 MHz, 5 MHz, 10 MHz) and different channel environments(macro, micro). The realistic spatio-temporal wideband multipath channel is assumed, one of which is standardized multiple-input single-output(MISO) radio channel model for WCDMA link-level simulations proposed by $3^{rd}$ generation partnership project(3GPP) contributions. We assumed spatial scattering phenomenon in which many unresolvable path signals within a limited range of spatial angle simultaneously contribute to the signals received at the receiver. Several multipaths within one chip are distinguished into each one and the first multipath components are selected as the desired signal and the others are considered self-interference. Downlink DS-CDMA system with eigenbeamformer using wider bandwidth present better performance than that using narrow bandwidth system by employing Eigen-RAKE receiver of many number of branches. It is shown that the downlink eigenbeamformer is more effective in typical urban macro cellular environments when using Eigen-RAKE receiver.

• Journal of Power Electronics
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• 제1권1호
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• pp.56-64
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• 2001

This paper presents the switching angle and voltage for maximizing the torque or efficiency and minimizing torque ripple of an 8/6, SRM. The approximate analysis and computer simulation determine the switching angle and voltage by using SIMULINK$^\textregistered$. This is performed as a function of the speed and torque required by the load. From the results, new three facts can be known: First, the maximum torque depends on voltage and speed depends on switching angle. The others, the maximum efficiency and minimum torque ripple relay on switching angle. We control the switching angle and voltage of and asymmetrical inverter for the SRM with one-chip micro controller.

• 한국정보과학회논문지:시스템및이론
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• 제30권9호
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• pp.512-522
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• 2003

시분할 FPGA는 회로가 동작하는 중 회로의 기능을 재구성할 수 있는 동적 재구성 기능을 갖춘 FPGA 칩이다. 따라서 이러한 칩을 위한 회로 합성 기법에서는 주어진 논리 회로를 각각 다른 시간대에 수행할 여러 개의 부분회로로 분할한 후, 동일한 하드웨어 회로를 시간차를 두고 공유하도록 해야 한다. 기존의 연구에서는, 칩의 제한된 용량 문제를 해결하기 위해, 동일 시간대에 필요한 자원으로서 각 세부 함수를 수행하는 LUT(Look-Up Table)의 개수와 LUT의 출력 결과를 다른 시간대에 사용하기 위해 그 결과를 임시 저장하는데 필요한 마이크로 레지스터(micro register)의 개수를 최소화하는 데 중점을 두고 있다. 본 논문에서는 시분할 FPGA 합성용 도구 중의 하나로서 회로 구현에 필요한 메모리 원소, 즉 마이크로 레지스터의 개수에 대한 하한(lower bound)을 추정하는 기법에 대해 설명한다. 이 방법에서는 입력되는 논리 회로를 직접 합성하지 않고서도 그 회로가 필요로 하는 전체 마이크로 레지스터 개수에 대한 하한을 각각 추정함으로써 특정한 합성 기법에 관계없이 회로 구현에 필요한 최소한의 마이크로 레지스터의 개수에 대한 정보를 추출한다. 만일, 기존의 합성 결과가 본 연구에서 추정된 하한과 일치할 경우, 그 결과는 최적의 결과를 의미한다. 반면에, 하한과의 차이가 있는 경우에는 기존의 연구 결과에 비해 더 좋은 합성 결과가 존재하거나, 또는 본 연구에서 추정한 하한보다 더 좋은(큰, 정확한) 하한이 실제 존재함을 의미한다. 따라서 이러한 비교 분석을 통해, 기존 연구는 물론, 향후에 개발할 새로운 합성 방법의 결과가 최적인지, 또는 개선의 여지가 있는지를 판단하는 좋은 지표를 얻을 수 있다. 실험 결과, 추정된 하한은 기존 연구의 합성 결과와 다소 차이가 있었다. 이러한 차이는 우선, 기존의 합성 결과는 LUT 개수를 적절히 유지하는 가운데 마이크로 레지스터를 최소화한 결과인 반면, 본 하한 추정에서는 합성 가능한 모든 결과 중, LUT 개수와는 전혀 무관하게, 마이크로 레지스터 개수를 최대한 작게 사용할 합성 예를 추정하기 때문이라고 판단된다. 또 한편으로는 마이크로 레지스터 개수에 대한 하한 추정 문제 자체가 갖는 거대한 변동성과 복잡성으로 인해 제안한 추정 기법이 정밀도에 한계를 가지는 것으로 해석할 수 있으며, 다른 한편으로는 기존 연구 결과보다 더 좋은 합성 결과가 존재할 가능성이 높음을 의미하는 것으로 해석될 수 있다.