• 한국산업정보학회논문지
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• 제27권6호
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• pp.51-58
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• 2022

마이크로 컨트로러(MCU)는 Advanced Microcontroller Bus Architecture (AMBA)에 다양한 모듈을 연결시켜 프로그래밍을 통해 각 모듈들을 적절히 활용하도록 설계되어있다. 범용 MCU는 많이 사용되는 모듈들을 미리 설계 및 제작하여 소비자가 적절히 사용하도록 제작되어 판매되고 있다. 하지만, 특정 산업군에서는 MCU를 직접 설계하여 분야에 적합한 모듈 종류 및 수량을 사용자가 희망하는대로 설계하여 활용할 필요가 있다. 하지만, 대부분의 소비자는 MCU를 직접 설계하기에는 상당한 진입장벽이 있다. 본 연구에서는 MCU 교육 및 연구단계에서 손쉽게 MCU를 설계할 수 있는 개발 가이드라인을 제공한다. 먼저, AMBA를 활용하기위해 요구되는 필수 모듈을 소개하고, 해당 모듈이 AMBA 및 인터럽트 동작을 통해 제대로 동작하는지 검증하고, 최종적으로는 온칩으로 설계하여 사용될 수 있도록 방법론을 제공한다.

• 전자공학회논문지C
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• 제34C권3호
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• pp.1-10
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• 1997

We present an approach to high-level synthesis for a specific target architecture-partitioned bus architecture. In this approach, we have specific goals of minimizing data transfer length and number of buses in addition to common synthesis goals such as minimizing number of control steps and satisfying given resource constraint. Minimizing data transfer length and number of buses can be very important design goals in the era of deep submicron technology in which interconnection delay and area dominate total delay and area of the chip to be designed. in partitioned bus architecture, to get optimal solution satisfying all the goals, partitioning of operation nodes among segments and ordering of segments as well as scheduling and allocation/binding must be considered concurrently. Those additional goals may impose much more complexity on the existing high-level synthesis problem. To cope with this increased complexity and get reasonable results, we have employed two ideas in ur synthesis approach-extension of the target architecture to alleviate bus requirement for data transfer and adoption of genetic algorithm as a principal methodology for design space exploration. Experimental results show that our approach is a promising high-level synthesis mehtodology for partitioned bus architecture.

• 한국정보과학회논문지:시스템및이론
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• 제34권5_6호
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• pp.257-266
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• 2007

온 칩 버스에서 중재 방식은 전체 시스템의 성능을 결정하는 중요한 요소 중 하나이다. 전통적인 공유 버스는 다수의 마스터와 단일 중재기 사이의 버스 사용 요청 및 권한 신호에 기반한 마스터 중심의 중재 방식을 사용한다. 마스터 중심의 중재 방식을 사용할 경우 한 순간에 오직 하나의 마스터와 슬레이브만이 데이타 전송을 수행할 수 있다. 따라서 전체 버스 시스템의 효율성 및 자원의 이용률이 감소되는 단점이 있다. 반면, 슬레이브 중심의 중재 방식은 중재기가 각 슬레이브 포트 별로 분산되며, 마스터는 중재 동작 없이 바로 트랜잭션을 시작하고, 다음 전송을 진행시키기 위해 슬레이브의 응답을 기다리는 방식을 취한다. 따라서 중재 동작의 단위가 트랜잭션 또는 단일 전송이 될 수 있다. 또한 다수의 마스터와 다수의 서로 다른 슬레이브 사이에 병렬적인 데이타 전송이 가능하기 때문에 버스 시스템의 효율성 및 자원의 이용률이 증가된다. 본 논문은 슬레이브 중심의 중재 방식을 사용하는 온 칩 버스인 ML-AHB 버스 매트릭스에 다양한 중재 방식을 적용시켜 전체 버스 시스템의 성능을 비교 분석해 보고, 어플리케이션의 특징에 따라 어떤 중재 방식을 사용하는 것이 더 유리한지에 대해 언급한다. 본 논문에서 구현한 중재 방식은 고정된 우선순위 방식, 라운드 로빈 방식 및 동적인 우선순위 방식으로 나뉘며, 마스터와 슬레이브의 특성 별로 각각 실험을 수행하였다. 성능 시뮬레이션 결과, 버스 시스템에서 임계 경로에 있는 마스터의 개수가 적을 경우 동적인 우선순위 방식이 가장 높은 성능을 보였으며, 임계 경로에 있는 마스터의 개수가 많거나, 또는 모든 마스터들의 작업 길이가 동일할 경우 라운드 로빈 방식이 가장 높은 성능을 보였다. 또한 SDRAM과 같이 접근을 위한 지연이 긴 메모리 또는 장치들을 슬레이브로 사용하는 어플리케이션에서는 단일 전송 단위의 중재 방식보다 트랜잭션 단위의 중재 방식이 더 높은 성능을 보였다. 실제 SDRAM의 지연 시간이 1, 2 및 3 클럭 사이클인 경우 각각 26%, 42% 및 51%의 성능 향상을 보였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.869-872
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• 2005

In this paper we present a switch wrapper for an AMBA AXI, which is an efficient on-chip-network interface compared to bus-based interfaces in a multiprocessor SoC. The AXI uses an idea of NoC to provide the increasing demands on communication bandwidth within a single chip. A switch wrapper for AXI is located between a interconnection network and two IPs connecting them together. It carries out a mode of routing to interconnection network and executes protocol conversions to provide compatibility in IP reuse. A switch wrapper consists of a direct router, AHB-AXI converters, interface modules and a controller modules. We propose the design of a all-in-one type switch wrapper.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권1호
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• pp.85-95
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• 2015

Network-on-chip (NoC) has evolved to overcome the issues of traditional bus-based on-chip interconnect. In NoC-reuse as TAM, the test schedulers are constrained with the topological position of cores and test access points, which may negatively affect the test time. This paper presents a scalable hybrid test data transportation scheme that allows to simultaneously test multiple heterogeneous cores of NoC-based SoCs, while reusing NoC as TAM. In the proposed test scheme, single test stimuli set of multiple CUTs is embedded into each flit of the test stimuli packets and those packets are multicast to the targeted CUTs. However, the test response packets of each CUT are unicast towards the tester. To reduce network load, a flit is filled with maximum possible test response sets before unicasting towards the tester. With the aid of Verilog and analytical simulations, the proposed scheme is proved effective and the results are compared with some recent techniques.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2007년도 가을 학술발표논문집 Vol.34 No.2 (A)
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• pp.259-260
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• 2007

• 대한전자공학회논문지SD
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• 제47권1호
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• pp.69-78
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• 2010

고성능의 SoC를 구현하기 위해서, 우리는 버스 프로토콜과 상관없이 선택된 슬레이브에 직접 액세스하는 특별하게 정의된 마스터인 플라잉 마스터 버스 아키텍쳐 구조를 제안한다. 제안한 버스 아키텍쳐는 베릴로그와 하이닉스 0.18um 공정을 디자인 맵핑하여 실행하였다. 마스터와 슬레이브 래퍼는 150여개의 로직 게이트 카운트를 가지기 때문에, SoC 디자인에 있어서 모듈의 고유 영역인 면적용적은 여전히 고려해야 한다. TLM 성능분석 시뮬레이션을 통해 제안한 아키텍쳐가 기존의 버스아키텍쳐와 비교해서 트랜잭션 사이클이 25~40%, 버스 효율성이 43~60% 증가하였고, 요청 사이클이 43~77% 감소하였다. 결론적으로, 우리가 제안한 플라잉 마스터 버스 아키텍쳐 구조는 성능과 효율성의 측면에서 버스 아키텍쳐 분야를 선도할 주요 후보중 하나라고 여겨진다.

• 한국정보통신학회논문지
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• 제25권2호
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• pp.259-266
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• 2021

USB 버스는 편리하게 사용할 수 있고 빠르게 데이터를 전송하는 장점이 있어서, FPGA 개발보드와 PC 사이의 표준적인 인터페이스이다. 본 논문에서는 Cypress FX3 USB 3 브릿지 칩에 대한 slave FIFO 인터페이스를 사용하여 FPGA 검증 시스템을 구현하였다. slave FIFO 인터페이스 모듈은 FIFO 구조의 호스트 인터페이스 모듈과 마스터 버스 제어기와 명령 해독기로 구성되며, FX3 브릿지 칩에 대한 스트리밍 데이터 통신과 사용자 설계 회로에 대한 메모리 맵 형태의 입출력 인터페이스를 지원한다. 설계 검증 시스템에는 Cypress FX3 칩과 Xilinx Artix FPGA (XC7A35T-1C5G3241) 칩으로 구성된 ZestSC3 보드가 사용되었다. C++ DLL 라이브러리와 비주얼 C# 언어를 사용하여 개발한 GUI 소프트웨어를 사용하여, 사용자 설계 회로에 대한 FPGA 검증 시스템이 다양한 클록 주파수 환경에서 올바로 동작함을 확인하였다. 설계한 FPGA 검증 시스템의 slave FIFO 인터페이스 회로는 모듈화 구조를 갖고 있어서 메모리맵 인터페이스를 갖는 다른 사용자 설계 회로에도 응용이 가능하다.

• 대한전자공학회논문지SD
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• 제45권5호
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• pp.71-81
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• 2008

본 논문에서는 새로운 On-Chip 버스로 다중처리 기반의 GALDS 버스 구조를 제안하였고 성능을 검증하였다. 제안된 GALDS 버스 구조는 멀티 마스터 멀티 슬레이브의 다중 처리를 지원하는 세그먼트(segment) 기반의 고성능의 양방향 다중처리 버스 구조(bi-direction multitasking bus architecture)이다. 또한, 시스템의 태스크(task) 분석에 의해서, 버스는 버스 동작 주파수의 배수 값을 갖는 주파수 사이에서 각각의 IP에 최적화된 동작 주파수를 선택하기 때문에 전체 전력 소모를 줄일 수 있다. 서로 다른 동작 주파수를 입력받은 IP들 간의 효율적인 데이터 통신을 위하여, 본 구조에서는 비동기 양방향 FIFO를 기반으로 하는 비동기 Wrapper 설계하였다. 또한, 버스 세그먼트의 추가만으로 시스템의 쉬운 확장이 가능하기 때문에, 제안된 구조는 IP 재사용 및 구조적 변경이 용이한 장점을 갖는다. 제안된 버스의 검증을 위해 4-마스터/4-슬레이브를 가지는 4-세그먼트의 버스와 비동기 Wrapper를 Verilog HDL을 이용하여 구현하였다. 버스의 다중처리동작 검증은 버스와 IP의 동작 주파수 비가 1:1, 1:2, 1:4, 1:8인 경우를 기준으로 시뮬레이션을 통해 마스터 IP에서 슬레이브 IP 사이의 데이터 읽기 및 쓰기 전송 동작을 확인하였다. 데이터 전송은 Advanced Microcontroller Bus Architecture(AMBA)과 호환 가능한 16 Burst Increment 모드로 하였다. 제한된 GALDS 버스의 최대 동작 지연시간은 쓰기 동작 시 22 클럭, 읽기 동작 시 44 클럭으로 확인되었다.

• 대한전자공학회논문지SD
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• 제47권1호
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• pp.86-93
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• 2010

반도체 공정 및 설계 기술의 발전에 따라 SoC에 보다 많은 기능이 포함되고 데이터 전송량 또한 급격히 증가하고 있다. 이에 따라 SoC 내부의 온 칩 네트워크에서 데이터 전송 속도가 전체 시스템의 성능에 큰 영향을 미치게 되어 이와 관련된 연구가 활발하게 진행되고 있다. 기존의 AHB를 대체하기 위한 온 칩 네트워크 프로토콜로 AXI와 OCP가 대표적으로 거론되고 있으나 전송 성능을 증가시키기 위해 신호선의 수가 크게 증가하여 인터페이스와 네트워크 하드웨어 설계가 매우 어렵고 기존에 널리 사용되던 AHB와 다른 프로토콜과의 호환성도 좋지 않다. 본 논문에서는 이를 개선하기 위한 새로운 온 칩 네트워크 프로토콜을 제안한다. 제안된 프로토콜은 신호선의 수를 기존의 AHB보다 줄이고 AXI 등 다른 프로토콜과의 호환성도 고려하였다. 성능 분석결과 AXI보다는 조금 떨어지는 성능을 보여주고 있으나 8-버스트 이상의 전송에서는 큰 차이가 없고 신호선 수대비 성능에서는 월등히 우수함을 확인하였다.