• 한국정보통신학회논문지
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• 제12권7호
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• pp.1243-1248
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• 2008

최근 생명 정보학 기술의 발달로 마이크로 단위의 실험조작이 가능해짐에 따라 하나의 chip상에서 전체 genome의 expression pattern을 관찰할 수 있게 되었고, 동시에 수 만개의 유전자들 간치 상호작용도 연구 가능하게 되었다. 본 논문에서는 암에 걸린 흰쥐 외피 기간 세포 분화 실험에서 얻어진 3840 유전자의 마이크로어레이 cDNA를 이용해 데이터의 정규화를 거쳐 본 논문에서 제안한 유사성 척도 조합 방법으로 정보력 있는 유전자들을 추출한 후, 유사성 척도 조합 방법과 결합한 멀티퍼셉트론 신경망 분류기와 기존의 DT, NB, SVM 분류기를 이용하여 클래스 분류 시스템을 구축하고, 성능을 비교분석하였다. 피어슨 적률 상관 계수와 유클리디안 거리 계수 조합을 이용하여 선택된 200 유전사들을 멀티퍼셉트론 신경망 분류기로 분류한 결과 98.84%의 정확도를 보여 다른 분류기를 이용하여 실험을 수행한 경우보다 향상된 분류 성능을 보였다.

• 전기전자학회논문지
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• 제28권2호
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• pp.234-238
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• 2024

본 논문은 낮은 구동 전류 특성과 3차원 적층 구조로 확장시킬 수 있는 장점을 가진 3차원 적층형 이중 팁 RRAM을 CNN 가속기 아키텍처에 접목하는 연구를 수행한 논문이다. 3차원 적층형 이중 팁을 적층 형태의 병렬연결로 시냅스 어레이에 사용하여 멀티-레벨을 구현하였다. 이를 Network-on-chip 형태의 가속기 내에 DAC, ADC, 버퍼 및 레지스터, shift & add 회로 등 다양한 하드웨어 블록들과 함께 구성하여 CNN 가속기에 대한 시뮬레이션을 수행하였다. 시냅스 가중치와 활성화 함수의 양자화는 16-bit으로 가정하였다. 해당 가속기 아키텍처를 위한 병렬 파이프라인을 통해 CNN 연산을 시뮬레이션한 결과, 연산효율은 약 370 GOPs/W를 달성하였으며, 양자화에 의한 정확도 열화는 3 % 이내가 되는 결과를 나타냈다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(1)
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• pp.417-420
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• 2002

In this paper, we implemented a SDH synchronous network system based on ITU-T recommendation G.707 - Network node interface for the synchronous digital archy(SDH). For the system, we used signal processing SDH ASIC, and designed a FPGA_Control chip for various signal control and a FPGA_Alignment cllip for data alignment using YHDL(Very high speed integrated circuit Hardware Description Language). For system monitoring, an operation system was developed using ANSI C and executed in CPU (Motorola MPC-860). The system was evaluated by using ANT-20 for data transmission error defection, jitter detection, pointer chocking, and overhead determination.

• 한국정밀공학회지
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• 제13권10호
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• pp.62-70
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• 1996

We experimented on cutting characteristics-cutting force, behavior of cutting temperature, surface roughness. chip thickness under low temperature, which generated by liquid nitrogen(77K). The work-pieces were freezed to-195 .deg. C and liquid nitrogen was also sprinkled on cutting area in order to decrease an experimental error of machining in low temperature. The workpiece was became to -195 .deg. C in5 minutes. In cooled condition surface roughness of workpiece was better than normal condition. In addition, we investigated the possibility that surface roughness of workpiece and cutting force can be predicted analyzing cutting conditions by the trained neural network.

• 한국정보통신학회논문지
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• 제25권11호
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• pp.1627-1634
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• 2021

본 논문은 저전력 뉴럴 네트워크 가속기 SOC를 위한 아날로그 Convolution Filter용 저전력 초소형 ADC 회로 및 칩 설계 기술을 소개한다. 대부분의 딥러닝의 학습과 추론을 할 수 있는 Convolution neural network accelerator는 디지털회로로 구현되고 있다. 이들은 수많은 곱셈기 및 덧셈기를 병렬 구조로 구현하며, 기존의 복잡한 곱셉기와 덧셈기의 디지털 구현 방식은 높은 전력소모와 큰 면적을 요구하는 문제점을 가지고 있다. 이 한계점을 극복하고자 본 연구는 디지털 Convolution filter circuit을 Analog multiplier와 Accumulator, ADC로 구성된 Analog Convolution Filter로 대체한다. 본 논문에서는 최소의 칩면적와 전력소모로 Analog Accumulator의 아날로그 결과 신호를 디지털 Feature 데이터로 변환하는 8-bit SAR ADC를 제안한다. 제안하는 ADC는 Capacitor Array의 모든 Capacitor branch에 Split capacitor를 삽입하여 모든 branch의 Capacitor 크기가 균등하게 Unit capacitor가 되도록 설계하여 칩면적을 최소화 한다. 또한 초소형 unit capacitor의 Voltage-dependent capacitance variation 문제점을 제거하기 Flipped Dual-Capacitor 회로를 제안한다. 제안하는 ADC를 TSMC CMOS 65nm 공정을 이용하여 설계하였으며, 전체 chip size는 1355.7㎛², Power consumption은 2.6㎼, SNDR은 44.19dB, ENOB는 7.04bit의 성능을 달성하였다.

• 한국정보통신학회논문지
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• 제11권9호
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• pp.1687-1693
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• 2007

네트워크 기술이나 반도체 집적기술, 그리고 임베디드 시스템 기술의 발달로 넓은 범위의 영역에서 센서네트워크 활용이 가능해졌다. 따라서 센서 네트워크는 그것이 적용되는 응용분야에 따라서 여러 가지 형태와 차별화 된 특성으로 다양화되고 있다. 지능형 디지털 홈은 고유한 특성의 센서네트워크를 구성할 수 있는 한 분야이다. 본 논문에서는 컴퍼짓 센서 및 제어 네트워크를 제안하고, 이의 차세대 지능형 홈 네트워크 적용에 대해 논의한다. 또한 제안된 네트워크의 개발결과와 이를 기반으로 한 지능형 홈 서비스, 그리고 가상시험환경인 테스트베드의 개발결과를 제시한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
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• pp.411-414
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• 2004

This paper introduces a modulation method for digital wireless communication based on general DS-QPSK. The design and fabrication is for home networking application to a typical RF transmitter with DS-QPSK modulator. This modulator implemented using VHDL hardware programming language, the fabrication of IC chip $5{\times}5 mm^2$ was carried by 27th IDEC MPW(Multi Project Wafer) process in 0.35${\mu}m$ rule at Samsung Inc. This paper presented the important of this technology for the future application in wireless sensor. This module can be efficient usage for home network to transmit the RF wireless sensor system.

• 한국조명전기설비학회:학술대회논문집
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• 한국조명전기설비학회 2004년도 춘계학술대회 논문집
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• pp.404-411
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• 2004

With distribution industrial control system, the use of low cost to achieve a highly reliable and safe system in real time distributed embedded application is proposed. This developed intelligent node is based on two microcontrollers, one for the execution of the application code, also as master controller for ensuring the real time control & the logic operation with CPLD and other for communication task and the easy control execution, i.e., I/O digital input, digital output and interrupting. This paper also presents where the case NCS (Networked control system) with LonTalk protocol is applied for the filtration process control system of a small water treatment plant.

• 한국통신학회논문지
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• 제7권1호
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• pp.10-17
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• 1982

최근 switched capacitors 및 고정 capacitors와 능동소자를 利用한 analong 여파기 실현에 큰 관심을 갖게 되었다. Switched capacitor는 저항에 비해 온도특성 및 선형특성이 양호할 뿐 아니라 Si chip 면적이 훨씬 적게 소요되고 MOS기술에 의해 완전 IC화가 가능하다. 본 논문에서는 저항과 switched capacitor를 사용해 Gyrator 여파기내의 모든 저항을 switched capacitor로 대친시킬 SC-Gyrator 여파기를 실현했다. 실험결과 Gyrator여파기와 SC-Gyrator 여파기의 특성이 만족할 만큼 일치함을 확인했다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제3권4호
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• pp.167-174
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• 2003

This paper proposes a network processor especially optimized for content switching. With 2Gbps port capability, it integrates packet processor cluster, content-based classification engine and traffic manager on a single chip. A switch fabric architecture is also designed for scale-up of the network processor's capability over hundreds gigabit bandwidth. Applied in real network systems, the network processor shows wire-speed network address translator (NAT) and content-based switching performance.