• 융합신호처리학회논문지
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• 제10권4호
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• pp.267-273
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• 2009

본 논문은 WDR(Wide Dynamic Range)의 구현을 위한, 나눗셈기를 사용하지 않은 가변적 평균기의 설계에 관한 것이다. 이전에 제안하였던 평균기 [5]는 나눗셈기를 곱셈기로 대체함으로써 하드웨어의 복잡도 및 하드웨어 자원의 효율성을 향상시켰다. 하지만 기존에 제안한 구조는 가로와 세로의 길이를 측정하고, 사용자에 의해 Mode에 설정되어 있는 기본 영상의 크기와 정확히 일치할 경우에만 동작이 가능하다는 단점이 있었다. 본 논문은 이러한 기존 평균기의 단점을 보완하기 위하여, 영상의 전체 크기를 이용하여 Mode를 선택하도록 하였다. 또한 특정 크기의 영상에만 적용되는 것이 아니라 다양한 크기의 영상에 대해서도 적용 가능하도록 제안한다. 특히, 보다 정확한 평균값을 구하기 위하여 외부 보상 값을 추가하였다. Verilog-HDL을 이용하여 설계하였으며, 합성결과를 통해 Serial multiplier의 구조가 좀 더 하드웨어 크기와 자원의 효율성이 높은 것을 확인하였다.

• 한국정보통신학회논문지
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• 제12권7호
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• pp.1209-1217
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• 2008

본 논문에서는 $GF(2^m)$ 상에서 표준기저를 사용한 두 다항식의 곱셈을 비트-병렬로 실현하는 새로운 형태의 비트-병렬 곱셈기를 제안하였다. 곱셈기의 구성에 앞서, 피승수 다항식과 기약다항식의 곱셈을 병렬로 수행 한 후 승수 다항식의 한 계수와 비트-병렬로 곱셈하여 결과를 생성하는 VCG를 구성하였다. VCG의 기본 셀은 2개의 AND 게이트와 2개의 XOR 게이트로 구성되며, 이들로부터 두 다항식의 비트-병렬 곱셈을 수행하여 곱셈 결과를 얻도록 하였다. 이러한 과정을 확장하여 m에 대한 일반화된 회로의 설계를 보였으며, 간단한 형태의 곱셈회로 구성의 예를 $GF(2^4)$를 통해 보였다. 또한 제시한 곱셈기는 PSpice 시뮬레이션을 통하여 동작특성을 보였다. 본 논문에서 제안한 곱셈기는 VCG의 기본 셀을 반복적으로 연결하여 구성하므로, 차수 m이 매우 큰 유한체상의 두 다항식의 곱셈에서 확장이 용이하며, VLSI에 적합하다.

• 충청수학회지
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• 제16권1호
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• pp.103-112
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• 2003

We consider multiplier ideals on CR manifolds, which is associated to Kiremidjian's work on CR embedding problem. Similar to the Kohn's result, we found that the multipliers form a nontrivial radical ideal.

• 대한수학회지
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• 제52권6호
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• pp.1195-1207
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• 2015

Lagrange multiplier method for solving the contact problem in elasticity is considered. Based on lower semicontinuity of sensitivity functional we prove the convergence of modified dual scheme to corresponding saddle point.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2010년도 춘계학술대회 논문집
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• pp.1131-1132
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• 2010

• Korean Journal of Mathematics
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• 제16권1호
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• pp.85-90
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• 2008

We consider Fourier multiplier operators whose symbols satisfy a generalization of $H{\ddot{o}}rmander^{\prime}s$ condition and establish their Sobolev-type mapping properties on the homogeneous Besov-Lipschitz spaces by making use of a continuous characterization of Besov-Lipschitz spaces. As an application, we derive Sobolev-type imbedding theorem.

• 충청수학회지
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• 제30권4호
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• pp.357-367
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• 2017

In this paper, we introduce the notion of multiplier of AC-algebra and consider the properties of multipliers in AC-algebras. Also, we characterized the fixed set $Fix_d(X)$ by multipliers. Moreover, we prove that M(X), the collection of all multipliers of AC-algebras, form a semigroup under certain binary operation.

• The Journal of the Acoustical Society of Korea
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• 제18권3E호
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• pp.44-48
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• 1999

The CMOS four-quadrant analog multiplier for low-voltage low-power applications are presented in this thesis. The circuit approach is based on the characteristic of the LV (Low-Voltage) composite transistor which is one of the useful analog building block. SPICE simulations are carried out to examine the performances of the designed multiplier. Simulation results are obtained by 0.6㎛ CMOS parameters with 2V power supply. The basic configuration of the multiplier is the CMOS Gilbert cell with two LV composite transistors. The linear input range of the multiplier is over ±0.4V with a linearity error of less than 1.3%. The measured -3dB bandwidth is 288MHz and the power dissipation is 255 ㎼.

• 한국통신학회논문지
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• 제6권1호
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• pp.32-37
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• 1981

本 論文에서는 3値 Rate Multipher에 對한 設計法을 硏究하였다. 이미 發表된 3値 計數器를 利用하는 方法보다 高速으로 動作할 수 있는 새로운 設計法. 즉 Shift Resister를 利用하여 Rate Multiplier를 構成하는 方法을 提案하고 前者의 方法과 比較 設計하였다. 이 設計法에 依한 回路構成은 3値 Inverter를 除外하고는 Binary 素子를 그대로 쓸 수 있게 한 점이 特徵이며, 集積化하는 過程에서도 現在의 IC 設計方法에 可能의 支障을 주지 않는다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 하계종합학술대회 논문집(1)
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• pp.47-50
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• 2004

In this paper, we implement an Elliptic Curve Cryptosystem(ECC) processor for DTCP. Because DTCP(Digital Transmission Content Protection) uses GF(p), where p is a 160-bit prime integer, we design a scalar multiplier based on GF(p). The scalar multiplier consists of a modular multiplier and an adder. The multiplier uses montgomery algorithm which is implemented with CSA(Carry-save Adder) and CLA(Carry-lookahead Adder). Our new scalar multiplier has been synthesized using Samsung 0.18 um CMOS technology and the maximum operation frequency is estimated 98 MHz, with the size about 65,000 gates. The resulting performance is 29.6 kbps, that is, it takes 5.4 msec to process a 160-bit data frame. We assure that this performance is enough to be used for digital signature, encryption/decryption, and key exchanges in real time environments.