• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2007년도 가을 학술발표논문집 Vol.34 No.2 (A)
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• pp.259-260
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• 2007

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
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• pp.399-402
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• 2004

This paper presents a system-on-chip prototype implementing a full integration for a portable digital audio system. The chip is composed of a audio processor block to implements audio decoding and voice compression or decompression software, a system control block including 8-bit MCU core and Memory Management Unit (MMU) a low power 16-bit ${\Sigma}{\Delta}$ CODEC, two DC-to-BC converter, and a flash memory controller. In order to support other audio algorithms except Mask ROM type's fixed codes, a novel 16-bit fixed-point DSP core with the program-download architecture is proposed. Funker, an efficient power management technique such as task-based clock management is implemented to reduce power consumption for portable application. The proposed chip has been fabricated with a 4 metal 0.25um CMOS technology and the chip area is about 7.1 mm ${\times}$ 7.1mm with 100mW power dissipation at 2.5V power supply.

• 전기학회논문지
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• 제59권3호
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• pp.664-668
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• 2010

This paper presents a System-On-a-chip (SoC) for embedded image processing and pattern recognition applications that need Gaussian Pyramid structure. The system is fully implemented into Field-Programmable Gate Array (FPGA) based on the prototyping platform. The SoC consists of embedded processor core and a hardware accelerator for Gaussian Pyramid construction. The performance of the implementation is benchmarked against software implementations on different platforms.

• 한국멀티미디어학회논문지
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• 제19권7호
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• pp.1154-1158
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• 2016

This paper presents a System-On-a-chip for embedded image processing applications that need Gaussian Pyramid structure. The system is fully implemented into Field-Programmable Gate Array (FPGA) based on the prototyping platform. The SoC consists of embedded processor core and a hardware accelerator for Gaussian Pyramid construction. The performance of the implementation is benchmarked against software implementations on different platforms.

• 대한전자공학회논문지SD
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• 제48권11호
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• pp.57-62
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• 2011

본 논문에서는 H.264, MPEG-2, MPEG-4, AVS, VC-1 코덱 표준의 가변 길이 복호화와 역 영자화가 가능한 MF-VLD(Multi-Format Variable Length Decoder)의 효율적인 구조에 대한 설계 방법을 제안 한다. 제안하는 MF-VLD는 MPSOC(Multiprocessor System on Chip)에 적합한 구조로 설계되었으며, 역 양자화된 데이터에 대해서 bit-plane알고리즘을 적용하여 AHB 버스의 폭을 줄였고, 내부 메모리의 사용량을 최소화 하기 위해 외부 SDRAM을 사용하였다. 또한, 코덱의 가변길이 복호화 모듈을 분리 가능한 구조로 설계하여 상황에 따라 가변길이 복호화 모듈에 대한 추가 및 제거가 용이 하도록 하였다. 설계된 MF-VLD는 0.18 ${\mu}m$ 공정에서 200 MHz의 속도로 동작하며, 사이즈는 약 657 K 게이트 이고, 사용되는 메모리는 약 27K 바이트 이다.

• 대한전자공학회논문지SD
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• 제47권1호
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• pp.94-101
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• 2010

최근 여러 개의 프로세서 및 메모리를 한 개의 칩에 구현하여 다양한 알고리즘을 구현하는 Multi-Processor System-on-Chip (MPSoC) 설계가 가능해지면서, 프로세서 간 interconnection을 최적화 하는 문제가 중요해졌다. Application에 따라서 최적 interconnection이 다르기 때문에, 체계적으로 다양한 사양에 적합한 interconnection 구조를 설계하는 방법이 필요하다. 본 논문에서는 프로세서가 4~16개 정도인 MPSoC application에서는 버스 구조가 적절한 점에 주목하여, 간단한 arbitration이 특징인 Single Arbitration Multiple Bus Accesses (SAMBA) 형 버스 구조를 이용하여, 다양한 application에 대한 성능 제약 조건을 만족하는 저비용 버스 구조를 찾는 새로운 방법을 제안하였다. 다양한 Application을 실험에 이용하여, 제안한 방법으로 성능 제약 조건 내에서 저비용 버스 구조를 찾았다. 같은 성능으로 최적화 전의 구조에 비해서 버스 분할에 필요한 로직 사용이 경우에 따라 약 50% 이상 감소한다. 또한 다양한 성능 조건에 대한 저비용 버스 구조를 찾을 수 있었다.

• 한국정보통신학회논문지
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• 제10권2호
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• pp.338-343
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• 2006

본 논문은 저비용 고성능으로 패킷암호 처리를 할 수 있는 VPN 시스템의 구조와 그 설계에 대해서 소개한다. 제안하는 시스템 구조는 보안장비용 다기능 네트워크 프로세서와 전용 암호패킷 처리 칩의 2개의 컴페니언 칩들로 구성되어 있으며, 즉각적인 활용을 위해 필요한 운영체제의 구축 및 디바이스 드라이버, 컴파일러와 이를 기반으로 한 IPSec VPN의 핵심 엔진에 대해 구축한 방안이 언급된다. 특히, 계산력을 많이 필요로 하는 블록 암호 알고리즘인 3DES, AES, SEED는 별도의 칩으로 구현되어 범용성이 뛰어난 것이 특징이며, 이 칩의 성능 평가 결과를 소개한다.

• 한국음향학회지
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• 제19권4호
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• pp.45-51
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• 2000

본 논문에서는 16 비트 고정 소수점 DSP(Digital Signal Processor)를 사용하여 다채널 G.729A 음성 부호화기를 실시간 구현하였으며, 실제로 음성 사서함 서비스(Voice Mailing Service: VMS) 시스템에 응용하였다. DSP는 TI(Texas Instruments)사의 TMS320C549 칩을 사용하였으며, 구현된 G.729A음성 부호화기는 채널 당 부호화기에 14.5 MIPS를, 복호화기에 3.6 MIPS를 소요하였으며, 메모리는 코드 부분에 9.88 K 워드, 데이터 부분에 1.69 K 워드를 필요로 하였다. 결과적으로 개발된 VMS 시스템에는 두 개의 DSP를 사용하여 DSP 당 4 채널씩 총 8 채널을 수용하였다. 실험 결과, 구현된 다채널 부호화기는 ITU-T에서 제공된 테스트 벡터 샘플을 모두 통과하는 일관된 성능을 보였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.791-794
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• 2003

The increasing computational capability of processors is driving the need for high bandwidth links to communicate and store the information that is processed. Such links are often an important part of multi processor interconnection, processor-to-memory interfaces and Serial-network interfaces. This paper describes a 0.11-${\mu}{\textrm}{m}$ CMOS 4 Gbp s/pin 3-Level transceiver using RSL/(Rambus Signaling Logic) for high bandwidth. This system which uses a high-gain windowed integrating receiver with wide common-mode range which was designed in order to improve SNR when operating with the smaller input overdrive of 3-Level. For multi-gigabit/second application, the data rate is limited by Inter-Symbol Interference (ISI) caused by low pass effects of channel, process-limited on-chip clock frequency, and serial link distance. In order to detect the transmited 4Gbps/pin with 3-Level data sucessfully ,the receiver is designed using 3-stage sense amplifier. The proposed transceiver employes multi-level signaling (3-Level Pulse Amplitude Modulation) using clock multi phase, double data rate and Prbs patten generator. The transceiver shows data rate of 3.2 ~ 4.0 Gbps/pin with a 1GHz internal clock.

• 한국정보과학회논문지:시스템및이론
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• 제35권7호
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• pp.354-360
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• 2008

최신의 마이크로프로세서 설계에서는 전력 관련 문제들이 중요한 고려사항이 되었다. 온-칩(On-chip) 온도 상승은 이와 관련하여 중요한 요소로 부각되었다. 이를 적절하게 처리하지 않을 경우 냉각 비용과 칩 신뢰성에 부정적인 결과를 초래한다. 이 논문에서 우리는 시간적/공간적인 핫 스폿(Hot spot) 완화를 위한 설계들과 열 시간 상수, 작업부하 변동, 마이크로프로세서의 전력 분배 사이의 보편적인 상충관계(Trade off)들을 조사한다. 우리의 방안은 작업부하의 실행위치/순서를 변경하고 동시실행 스레드의 수를 조절하여 시스템의 공간 및 시간적인 열 틈새(Heat slack)에 영향을 줌으로써, 운영체계(OS)와 이미 시스템에 존재하는 하드웨어의 지원만으로 적절한 시간제한내에 작업부하를 조절함으로써 온-칩 온도를 낮출 수 있다.