• 전자공학회논문지
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• 제50권2호
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• pp.114-121
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• 2013

Systems-On-Chips(SoC)에서 내장 메모리가 차지하는 비중은 비약적으로 증가하여 전체 트랜지스터 수의 80%~90%를 차지하고 있어, SoC에서 내장된 메모리에 대한 테스트 중요성이 증가하고 있다. 본 논문은 다양한 테스트 알고리즘을 지원하는 IEEE 1500 래퍼 기반의 프로그램 가능한 메모리 내장 자체 테스트(PMBIST) 구조를 제안한다. 제안하는 PMBIST는 March 알고리즘 및 Walking, Galloping과 같은 non-March 알고리즘을 지원하여 높은 flexibility, programmability 및 고장 검출률을 보장한다. PMBIST는 최적화된 프로그램 명령어와 작은 프로그램 메모리에 의해 최적의 하드웨어 오버헤드를 가진다. 또한 제안된 고장 정보 처리 기술은 수리와 고장 진단을 위해 2개의 진단 방법을 효과적으로 지원하여 메모리의 수율 향상을 보장한다.

• IEIE Transactions on Smart Processing and Computing
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• 제3권1호
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• pp.1-9
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• 2014

This paper proposes a low-latency Sample Adaptive Offset filter (SAO) architecture and its Single Instruction Multiple Data (SIMD) optimization scheme to achieve fast High Efficiency Video Coding (HEVC) decoding in a multi-core environment. According to the HEVC standard and its Test Model (HM), SAO operation is performed only at the picture level. Most realtime decoders, however, execute their sub-modules on a Coding Tree Unit (CTU) basis to reduce the latency and memory bandwidth. The proposed low-latency SAO architecture has the following advantages over picture-based SAO: 1) significantly less memory requirements, and 2) low-latency property enabling efficient pipelined multi-core decoding. In addition, SIMD optimization of SAO filtering can reduce the SAO filtering time significantly. The simulation results showed that the proposed low-latency SAO architecture with significantly less memory usage, produces a similar decoding time as a picture-based SAO in single-core decoding. Furthermore, the SIMD optimization scheme reduces the SAO filtering time by approximately 509% and increases the total decoding speed by approximately 7% compared to the existing look-up table approach of HM.

• 전자공학회논문지C
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• 제36C권9호
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• pp.1-12
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• 1999

본 논문에서는 GMS30C2132마이크로프로세서에 DSP연산을 위하여 128K bytes EPROM과 4K bytes SRAM을 내장하고, 이 과정에서 내/외부 메모리 인터페이스 부분이 프로세서와 1싸이클 엑세스가 이루어지도록 버스 제어 인터페이스 구조를 설계하였다. 내장된 128Kbytes EPROM은 메모리 구조 및 데이터 정렬에 따른 동작을 위해 새로운 데이터 확장 인터페이스 구조와 테스트를 위한 인터페이스 구조를 제안하였으며, 내장된 4K bytes SRAM은 프로세서와 인터페이스를 할 때 DSP 고속 연산에 활용하기 위해 메모리 스택으로써의 이용과 명령어 캐쉬와의 인터페이스, 가변 데이타 크기 제어, 모듈로 4Kb의 어드레싱이 가능한 구조를 채택하여 설계하였다. 본 논문의 새로운 구조 적용으로 내장EPROM, SRAM에서 평균 메모리 엑세스 속도가 종전의 40ns에서 20ns로 감소하였고, 가변 데이타 버스 인터페이스 제어로 프로그램 처리 속도가 2배로 개선되었다.

• 정보처리학회논문지A
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• 제18A권3호
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• pp.109-114
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• 2011

IR(Intermediate Representation) 최적화 과정은 컴파일러 back-end의 중요한 부분으로서 sub-expression elimination, dead code elimination 등 최적화 기법들을 사용한다. 하지만 IR 최적화 단계에서 생기는 에러들을 검출하고 디버깅하는데 많은 어려움이 있다. 그 첫 번째 이유로는 컴파일 된 어셈블리 코드를 해독하여 에러를 체크하기 어렵고 두 번째로는 IR 최적화 단계에서 에러가 생겼는지 결정 짓기 어렵기 때문이다. 이런 이유들로 인하여, 우리는 C 레벨에서 IR 코드변환 무결점 여부를 체크하기 위한 기법들에 관한 연구를 진행하여 왔다. 우리는 MeCC(Memory Comparison-based Clone) 탐색기를 기반으로 하여, 최적화하기 전 IR코드와 최적화 한 후의 IR코드를 각각 C코드로 다시 변환한 뒤, 이 두 개의 C코드를 MeCC의 입력으로 주고, 결과의 일치 여부를 확인하는 방법을 사용한다. 하지만 MeCC가 완벽한 결과를 알려주지 않기 때문에, 우리는 각 IR 최적화 기법마다의 특징에 대한 정보를 사전에 처리해서 그 결과의 정확도를 높였다. 이 논문에서는 dead code elimination, instruction scheduling 및 common sub-expression elimination 등 최적화 기법들을 이용한 변환 코드들을 예시로 실험하여 최종적으로 MeCC에서의 C 레벨 코드의 정확한 에러 체크 동작여부를 보여준다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 추계종합학술대회
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• pp.436-439
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• 2005

최근 모바일 컴퓨터 및 임베디드 시스템이 대중화 되면서 전력, 공간, CPU 클럭, 메모리 등과 같은 자원을 효율적으로 사용하기 위한 연구가 많이 진행되고 있다. 기존의 임베디드 시스템 개발에서는 하드웨어 측면의 자원 사용에 대한 연구가 주를 이루어 졌으나 최근 임베디드 시스템에서 소프트웨어의 비중이 커짐에 따라 소프트웨어 측면에서의 자원 사용에 대한 연구가 필요하게 되었다. 본 연구에서는 임베디드 시스템의 자원 사용을 분석하는 새로운 방법인 '명령어 기반의 자원 사용 분석 방법(Instruction Level Resource Usage Analysis Method'을 제안하고 이를 'I-Debugger'라는 도구로 구현하였다. I-Debugger는 프로그램을 명령어 단위의 수행으로 제어하는 디버깅 층(Debugging Layer), 실시간으로 수행되는 명령어에 대한 데이터를 활용 가능한 정보를 변환하는 통계 층(Statistics Layer) 및 분석하고자 하는 응용에 적합하게 정보를 분석하는 분석 층(Analysis Layer)으로 구성된다. 본 연구에서 개발된 I-Debugger를 간단한 문제에 적용한 결과 자원 효율적인 임베디드 시스템 개발에 매우 유용하게 사용될 수 있음을 알 수 있었다.

• 한국학교수학회논문집
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• 제2권1호
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• pp.67-77
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• 1999

The purpose of this study was to design models of CAI programs for the graphing of quadratic functions. In order to achieve this aim, I researched the relationship between mathematics educations computer programing, and theoretical approaches of CAI. The CAI program, which was developed based on my research was then positively applied to the mathematics education class in a middle school. First of all, I selected two classes -An experimental class and a comparative class. The experimental class was taught using the CAI program and the comparative class was taught by conventional methods of instruction. The results of this study are as follows: 1. The class taught by using the CAI program scored higher academic achievement than the class taught by conventional methods of instruction. 2. The analysis of the two classes' academic scores shows that the instruction using CAI program is more effective than that by conventional methods in improving students' academic achievement. The followings are suggestion for developing CAI programs and students' understanding through this study. 1. Non computer specialists will require a few months to develope an effect CAI program. Thus, development of easier, more clearly defined and flexible models must be constructed. 2. Teachers should be eager to use pre-existing models to motivate their students irregardless of their own development of programs. 3. School should provide computer rooms with a perfect net work in proportion to class size. 4. CAI programs can make students understand faster and more directly than blackboard examples. However, inconsideration of mathematical characteristics, arithmetic by hand is more effective for the students' memory retention. Computers is an effective tool of instruction. But it is most effective when used in conjunction with other methods that complement its use.

• 정보처리학회논문지A
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• 제8A권2호
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• pp.107-116
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• 2001

A multithreaded model is a hybrid one which combines locality of execution of the von Neumann model with asynchronous data availability and implicit parallelism of the dataflow model. Much researches that have been made toward the advanced performance of multithreaded models are about the cache memory which have been proved to be efficient in the von Neumann model. To use an instruction cache or operand cache, the multithreaded models must have cache memories. If cache memories are added to the multithreaded model, they may have the disadvantage of high implementation cost in the mode. To solve these problems, we did not add cache memory but applied the method of executing the caching by using available registers of the multithreaded models. The available register-based caching method is one that use the registers which are not used on the execution of threads. It may accomplish the same effect as the cache memory. The multithreaded models can compute the number of available registers to be used during the process of the register optimization, and therefore this method can be easily applied on the models. By applying this method, we can also remove the access conflict and the bottleneck of frame memories. When we applied the proposed available register-based caching method, we found that there was an improved performance of the multithreaded model. Also, when the available-register-based caching method is compared with the cache based caching method, we found that there was the almost same execution overhead.

• 한국컴퓨터산업학회논문지
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• 제3권2호
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• pp.149-158
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• 2002

본 논문에서는 광컴퓨터의 개발에 이용될 수 있는 산술논리연산회로(ALU)를 설계하고 검증한다. 전자회로 기술의 접목이 용이하고 가장 상용화가 잘된 $LiNbO_3$ 광스위칭 소자에 기반한 이 ALU는 산술논리 동작을 실행하는 연산회로, 오퍼런드와 연산결과를 저장하는 메모리 소자 그리고 명령어 선택을 위한 부가회로로 구성되며, 비트 단위 직렬 방식으로 동작하는 것이다. 본 논문에서는 또한 설계한 ALU 회로의 정확성을 검증할 수 있는 시뮬레이터를 구현하고, 일련의 기본 명령어들을 순차적으로 실행하면서 메모리와 누산기에 저장된 값의 단계적 변화를 확인하는 시뮬레이션을 통하여 설계한 ALU가 정확함을 보인다.

• 한국항공우주학회지
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• 제35권10호
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• pp.940-947
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• 2007

초음속 전투기급 비행제어 컴퓨터(FLCC)의 성능향상을 위해 프로세서(CPU) 및 CPU 보드의 형상이 변경되었으며, 하드웨어형상 확정 단계에서 정확한 실시간 처리량 예측이 필요하였다. 본 연구에서는 실시간 처리량 예측을 위한 실험적 방법이 시도되었다. 기존 FLCC를 정상 동작시키며 한 Sampling Time 동안　CPU(SMJ320C40) Address Bus 데이터를 획득 및 디코드하여 메모리별 접근 및 분기 횟수를 측정하였다. 측정된 데이터를 통해, 신규 FLCC CPU(SMJ320C601) Demo Board를 제작하여 정확한 실시간 처리량 예측시험을 수행하였으며, 시험결과를 통해 CPU-Memory Architecture를 조기에 변경할 수 있었다. 특히 설계 변경에 따른 문제점들 중의 하나인 Power- Interruption에 대한 비행 안정성 저하여부를 판단하기 위하여 HILS (Hardware-In-the Loop Simulator)를 통한 비행검증시험이 수행되었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -1
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• pp.133-136
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• 2002

This paper presents a new method of Huffman decoding which gives a significant improvement of processing efficiency based on the reconstruction of an efficient one-dimensional array data structure incorporating the numeric interpretation of the accrued codewords in the binary tree. In the Proposed search method, the branching address is directly obtained by the arithematic operation with the incoming digit value eliminating the compare instruction needed in the binary tree search. The proposed search method gives 30% of improved Processing efficiency and the memory space of the reconstructed Huffman table is reduced to one third compared to the ordinary ‘compare and jump’ based binary tree. The experimental result with the six MPEG-2 AAC test files also shows about 198% of performance improvement compared to those of the widely used conventional sequential search method.