• 대한전기학회논문지:전기물성ㆍ응용부문C
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• 제55권3호
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• pp.111-115
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• 2006

We investigated accelerated soft error rate(ASER) in 8M static random access memory(SRAM) cells. The effects on ASER by well structure, operational voltage, and cell transistor threshold voltage are examined. The ASER decreased exponentially with respect to operational voltage. The chips with buried nwell1 layer showed lower ASER than those either with normal well structure or with buried nwell1 + buried pwell structure. The ASER decreased as the ion implantation energy onto buried nwell1 changed from 1.5 MeV to 1.0 MeV. The lower viscosity of the capping layer also revealed lower ASER value. The decrease in the threshold voltage of driver or load transistor in SRAM cells caused the increase in the transistor on-current, resulting in lower ASER value. We confirmed that in order to obtain low ASER SRAM cells, it is necessary to also the buried nwell1 structure scheme and to fabricate the cell transistors with low threshold voltage and high on-current.

• 한국콘텐츠학회논문지
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• 제16권10호
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• pp.477-482
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• 2016

본 논문은 ECC(error correcting code)의 오버헤드를 고려한 패리티의 저장 정책 및 그에 따른 낸드 플래시 메모리 컨트롤러의 구조를 제안한다. 일반적인 낸드 플래시 메모리의 용법은 데이터 영역과 스페어 영역을 분리하는 것이다. ECC 패리티는 낸드 플래시 메모리에 데이터가 입력될 때 생성된다. 일반적으로 ECC의 메시지 길이는 낸드 플래시 메모리의 한 페이지 보다 작기 때문에, 각 메시지의 패리티를 모두 모아 스페어 영역에 저장하게 된다. 읽기 동작 시에는 데이터 영역에 이어 스페어 영역의 ECC 패리티까지 모두 읽은 후에 ECC 처리를 통한 데이터 정정이 가능하다. 이 때 발생하는 오버헤드를 줄이기 위해 데이터/스페어 영역의 구분없이 ECC 처리된 데이터와 패리티를 연속으로 저장하는 분산형 정책을 사용하였다. 제안된 분산형 정책과 기존의 수집형 정책의 오버헤드를 설계적인 측면과 타이밍 측면으로 분석하고, 그에 맞는 낸드 플래시 메모리 컨트롤러의 구조를 제시한다. 페이지의 크기에 따른 액세스 시간을 시뮬레이션을 통해 분석한 결과, 읽기 동작 시, 분산형 정책의 액세스 시간이 수집형 정책에 비해 짧았고 페이지의 크기가 커질수록 감소율이 컸다. 실험에 사용된 16KB의 페이지 크기를 갖는 낸드 플래시 메모리의 경우 분산형 정책의 액세스 시간이 수집형 정책에 비해 13.6% 감소하였다. 이는 4GB 크기의 영상 파일을 읽을 때 약 1분가량의 시간이 단축되는 효과를 얻을 수 있다. 또한 읽기 동작이 많은 SSD(solid state drive)의 특성 상 전반적인 시스템의 성능 향상을 기대할 수 있다.

• 한국통신학회논문지
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• 제26권12C호
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• pp.181-189
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• 2001

본 논문에서는 ATM 망의 트래픽 제어 기능 중의 하나인 감시 알고리즘을 제안하고 칩(chip)을 설계하였으며, VHDL을 사용하여 구현하였다. 제안한 알고리즘은 우선순위가 높은 셀의 손실을 최소로 하고, 트래픽의 다중화 및 역다중화 과정에서 발생되는 트래픽의 군집성을 해소할 수 있다는 장점을 갖고 있다. 구현한 칩은 입력 모듈과 UPC 모듈, 출력 모듈의 3부분으로 이루어지며, 편의상, UPC 모듈에서는 메모리 제어시 메모리 어드레스 즉, 커넥션 테이블의 index를 VCI(Virtual Channel Identifier)와 동일하게 할당하였다. 또한 UPC 모듈의 VSA(Virtual Scheduling Algorithm)블럭에서 셀의 도착시간을 계수하는 카운터가 랩-어라운드(wrap-around)할 때 생기는 VSA의 오류를 보정해 줄 수 있는 방법을 제안하였다.

• 한국통신학회논문지
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• 제30권2A호
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• pp.20-25
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• 2005

본 논문에서는 trace-back 동작 없이 디코딩이 가능한 변형된 레지스터 교환 (MRE) 방식을 블록 디코딩에 적용하여 전송 속도를 높이고 latency를 줄이는 비터비 디코딩 방식을 제안하였다. 변형된 레지스터 교환 방식을 블록 디코딩에 적용함으로써 디코딩 블록의 시작 상태를 결정하기 위해 필요한 동작 사이클을 줄여, 블록 디코딩을 사용하는 기존의 비터비 디코더보다 더 적은 latency를 가지게 되었다. 뿐만 아니라, 메모리를 더 효율적으로 사용할 수 있으면서 하드웨어의 구현에 있어서도 복잡도가 더 감소하게 된다. 또한 시작 상태를 결정하기 위해 필요한 trace-back 동작을 없애고 메모리를 줄여 이에 따른 전력 소모를 줄이는 저전력 동작이 가능하다. 제안된 방식은 같은 하드웨어 복잡도로도 메모리의 감소 또는 latency의 감소에 중점을 둔 설계가 가능하다. 또한, 몇 가지 디자인 파라미터를 변경하여 합성 단계에서 하드웨어 복잡도와 전송 속도를 Dade-off 할 수 있도록 스케일러블한 구조로 설계하였다.

• 한국광학회지
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• 제15권1호
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• pp.79-85
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• 2004

후면의 석영면에 위상 패턴을 형성하여 투과율 조절을 구현한 포토마스크에 대해 보고한다. 위상 패턴의 크기와 패턴 조밀도에 따른 조명 동공의 형태 변화에 관한 이론적 결과와 투과율 조절 포토마스크를 사용한 웨이퍼 상 CD(critical dimension) 균일도 개선에 관한 실험적 결과에 대해 기술한다. 투과율 조절을 위한 위상 패턴은 패턴이 형성되지 않은 영역에 대해 180$^{\circ}$의 상대적 위상을 갖도록 석영면을 식각한 콘택홀 형태의 패턴을 사용하였다. 콘택홀 패턴의 크기가 작을수록 본래의 조명동공 형태를 유지하게 되며, 동일한 패턴 조밀도에서 더욱 큰 노광 광세기 저하가 일어남을 알 수 있었다. 패턴 조밀도를 위치별로 변화시켜 CD균일도 개선에 적합한 투과율 분포를 포토마스크 후면에 형성하였다. 투과율 조절 포토마스크를 140nm 디자인 롤을 갖고 있는 DRAM(Dynamic Random Access Memory)의 한 주요 레이어에 적용하여 CD 균일도를 3$\sigma$값으로 24.0nm에서 10.7nm 로 개선할 수 있었다.

• 대한전자공학회논문지SP
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• 제43권4호
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• pp.55-65
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• 2006

대부분의 고속 블록 움직임 추정 알고리즘은 탐색점의 수를 줄여서 연산량을 감소시킨다. 하지만 이러한 고속 움직임 추정 알고리즘들은 비정규화 데이터 흐름 때문에 멀티미디어 프로세서에서는 좋은 성능을 보이기 어렵다. 미디어 프로세서에서는 내부 메모리에서 데이터의 효과적인 재사용이 SAD 명령의 수를 줄이는 것보다 더욱 중요하다. 이는 수행 사이클의 성능이 외부 메모리 액세스의 횟수에 매우 의존적이기 때문이다. 따라서 본 논문에서는 내부 메모리로부터 데이터를 효과적으로 재사용 할 수 있는 라인 탐색 패턴과 라인 탐색 패턴에서 불필요한 SAD 연산을 줄이기 위한 서브 샘플링 방법을 적용한 Hexagon 모양 라인 탐색(Hexagon-shape line search, HEXSLS) 기법을 제안한다. 모의실험을 통하여 HEXSLS 기법의 MAE 성능은 전역 탐색 블록 정합(FSBMA) 기법과 비슷하고, Hexagon 기반 탐색 (Hexagon-based search) 보다 우수한 성능을 가짐을 보인다. 또한 HEXSLS는 Hexagon 기반 탐색이나 예측 라인 탐색(predictive line search) 기법보다 적은 외부 메모리의 액세스가 발생한다. 결과적으로, 제안한 HEXSLS 기법은 종래의 기법과 비교하여 미디어 프로세서에서 매우 낮은 수행 사이클 성능을 보인다.

• Journal of Computing Science and Engineering
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• 제5권2호
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• pp.121-130
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• 2011

Recent research indicates that transient errors will increasingly become a critical concern in microprocessor design. As embedded processors are widely used in reliability-critical or noisy environments, it is necessary to develop cost-effective fault-tolerant techniques to protect processors against transient errors. The register file is one of the critical components that can significantly affect microprocessor system reliability, since registers are typically accessed very frequently, and transient errors in registers can be easily propagated to functional units or the memory system, leading to silent data error (SDC) or system crash. This paper focuses on investigating the impact of register file soft errors on system reliability and developing cost-effective techniques to improve the register file immunity to soft errors. This paper proposes the register vulnerability factor (RVF) concept to characterize the probability that register transient errors can escape the register file and thus potentially affect system reliability. We propose an approach to compute the RVF based on register access patterns. In this paper, we also propose two compiler-directed techniques and a hybrid approach to improve register file reliability cost-effectively by lowering the RVF value. Our experiments indicate that on average, RVF can be reduced to 9.1% and 9.5% by the hyperblock-based instruction re-scheduling and the reliability-oriented register assignment respectively, which can potentially lower the reliability cost significantly, without sacrificing the register value integrity.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2005년도 ICCAS
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• pp.1260-1263
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• 2005

Data storage related with writing and retrieving requires high storage capacity, fast transfer rate and less access time. Today any data storage system cannot satisfy these conditions, however holographic data storage system can perform faster data transfer rate because it is a page oriented memory system using volume hologram in writing and retrieving data. System can be constructed without mechanical actuating part therefore fast data transfer rate and high storage capacity about 1Tb/cm3 can be realized. In this research, to reduce errors of binary data stored in holographic data storage system, a new method for bit error reduction is suggested. First, find fuzzy rule using experimental system for Element of Holographic Digital Data System. Second, make fuzzy rule table using Genetic algorithm. Third, reduce prior error element and recording Digital Data. Recording ratio and reconstruction ratio will be very good performance

• 대한전기학회:학술대회논문집
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• 대한전기학회 2004년도 학술대회 논문집 정보 및 제어부문
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• pp.617-619
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• 2004

Data storage related with writing and retrieving requires high storage capacity, fast transfer rate and less access time in. Today any data storage system can not satisfy these conditions, but holographic data storage system can perform faster data transfer rate because it is a page oriented memory system using volume hologram in writing and retrieving data. System architecture without mechanical actuating part is possible, so fast data transfer rate and high storage capacity about $1Tb/cm^3$ can be realized. In this paper, to correct errors of binary data stored in holographic digital data storage system, find cluster centers using subtractive clustering and reduce intensities of pixels around centers, so the intensify profile of data rare will be uniform and the better data storage system can be realized.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2005년도 ICCAS
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• pp.1076-1079
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• 2005

Data storage related with writing and retrieving requires high storage capacity, fast transfer rate and less access time in. Today any data storage system can not satisfy these conditions, but holographic data storage system can perform faster data transfer rate because it is a page oriented memory system using volume hologram in writing and retrieving data. System architecture without mechanical actuating part is possible, so fast data transfer rate and high storage capacity about 1Tb/cm3 can be realized. In this paper, to correct errors of binary data stored in holographic digital data storage system, find cluster centers using clustering algorithm and reduce intensities of pixels around centers. We archive the procedure by two algorithms of C-mean and subtractive clustering, and compare the results of the two algorithms. By using proper clustering algorithm, the intensity profile of data page will be uniform and the better data storage system can be realized.