• 제목/요약/키워드: low-complexity design

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2.4GHz ISM 대역 응용을 위한 저전력 CMOS Fractional-N 주파수합성기 설계 (Design of a Low-Power CMOS Fractional-N Frequency Synthesizer for 2.4GHz ISM Band Applications)

  • 오근창;김경환;박종태;유종근
    • 대한전자공학회논문지SD
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    • 제45권6호
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    • pp.60-67
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    • 2008
  • 본 논문에서는 Bluetooth, Zigbee, WLAN 등 2.4GHz 대역 ISM-band 응용 분야를 위한 저 전력 주파수 합성기를 설계하였다. 저 전력 특성을 얻기 위해 전류소모가 큰 VCO, prescaler, ${\Sigma}-{\Delta}$ modulator 등의 전력소모를 최적화하는데 중점을 두고 설계하였다. VCO는 전력소모 측면에서 유리한 NP-core 유형의 구조를 선택하여 위상잡음 특성과 전력소모를 최적화하였으며, prescaler는 정적 전류소모가 거의 없는 동적 회로 기술이 적용된 D-F/F을 사용하여 전력소모를 줄였다. 또한 다수의 로직으로 구성되는 3차 ${\Sigma}-{\Delta}$ modulator는 'mapping circuit'으로 구조를 단순화하여 작은 면적과 저 전력소모 특성을 갖도록 하였다. $0.18{\mu}m$ CMOS 공정으로 IC를 제작하여 성능을 측정한 결과 설계된 주파수 합성기는 1.8V 전원전압에서 7.9mA의 전류를 소모하고, 100kHz offset에서 -96dBc/Hz, 1MHz offset에서 -118dBc/Hz의 위상 잡음 특성을 보였다 또한 spur 잡음 특성은 -70dBc이며, 25MHz step의 주파수 변화에 따른 위상 고정 시간은 약 $15{\mu}s$이다. 설계된 회로의 칩 면적은 pad를 포함하여 $1.16mm^2$이며 pad를 제외한 면적은 $0.64mm^2$이다.

Cache-Filter: A Cache Permission Policy for Information-Centric Networking

  • Feng, Bohao;Zhou, Huachun;Zhang, Mingchuan;Zhang, Hongke
    • KSII Transactions on Internet and Information Systems (TIIS)
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    • 제9권12호
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    • pp.4912-4933
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    • 2015
  • Information Centric Networking (ICN) has recently attracted great attention. It names the content decoupling from the location and introduces network caching, making the content to be cached anywhere within the network. The benefits of such design are obvious, however, many challenges still need to be solved. Among them, the local caching policy is widely discussed and it can be further divided into two parts, namely the cache permission policy and the cache replacement policy. The former is used to decide whether an incoming content should be cached while the latter is used to evict a cached content if required. The Internet is a user-oriented network and popular contents always have much more requests than unpopular ones. Caching such popular contents closer to the user's location can improve the network performance, and consequently, the local caching policy is required to identify popular contents. However, considering the line speed requirement of ICN routers, the local caching policy whose complexity is larger than O(1) cannot be applied. In terms of the replacement policy, Least Recently Used (LRU) is selected as the default one for ICN because of its low complexity, although its ability to identify the popular content is poor. Hence, the identification of popular contents should be completed by the cache permission policy. In this paper, a cache permission policy called Cache-Filter, whose complexity is O(1), is proposed, aiming to store popular contents closer to users. Cache-Filter takes the content popularity into account and achieves the goal through the collaboration of on-path nodes. Extensive simulations are conducted to evaluate the performance of Cache-Filter. Leave Copy Down (LCD), Move Copy Down (MCD), Betw, ProbCache, ProbCache+, Prob(p) and Probabilistic Caching with Secondary List (PCSL) are also implemented for comparison. The results show that Cache-Filter performs well. For example, in terms of the distance to access to contents, compared with Leave Copy Everywhere (LCE) used by Named Data Networking (NDN) as the permission policy, Cache-Filter saves over 17% number of hops.

H.264/AVC 를 위한 높은 처리량의 2-D $8{\times}8$ integer transforms 병렬 구조 설계 (High Throughput Parallel Design of 2-D $8{\times}8$ Integer Transforms for H.264/AVC)

  • 미투라니 사르마;하니 티와리;조용범
    • 대한전자공학회논문지SD
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    • 제49권8호
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    • pp.27-34
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    • 2012
  • 본 논문에서 H.264표준을 위해 2차원 $8{\times}8$ 순방향/역방향 정수 DCT 변환을 빠르고 효율적으로 계산할 수 있는 알고리즘을 제안한다. 순방향/역방향 변환은 간단한 시프트와 덧셈 동작을 사용하여 계산 복잡도를 줄였으며, DCT 연산에 메모리를 사용하지 않으므로 해서 불필요한 자원소모를 줄였다. 제안된 파이프라인 아키텍처의 최대 동작 주파수는 1.184GHz이며, 합성결과는 44864 게이트가 사용되어 25.27Gpixels/sec의 스루풋을 보여준다. 면적 비율에 비해 높은 스루풋으로 인해, 제안된 설계는 H.264/AVC 고해상도 비디오기술의 실시간 처리에 효율적으로 사용할 수 있다.

Programmable Vertex Shader를 내장한 3차원 그래픽 지오메트리 가속기 설계 (Design of a 3D Graphics Geometry Accelerator using the Programmable Vertex Shader)

  • 하진석;정형기;김상연;이광엽
    • 대한전자공학회논문지SD
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    • 제43권9호
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    • pp.53-58
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    • 2006
  • 버텍스 쉐이더는 fixed function T&L(Transform and Lighting) 엔진의 유연성을 향상시키고, 이전보다 다양한 3D 그래픽 효과를 표현하기 위하여 설계되었다. 본 논문의 쉐이더는 DirectX 8.1 의 Vertex Shader 1.1 과 OpenGL ARB에 기초하여 설계하였다. 버텍스 쉐이더는 벡터 연산을 위하여 4개의 ALU로 구성된다. 작은 면적의 저전력 설계를 위하여 32비트 부동소수점 데이터 형식을 24비트 데이터 형식으로 대체하였다. 버텍스 쉐이더 코어의 동작 검증을 위하여 Xilinx Virtex2 300M gate 모듈을 사용하였다. 시납시스 합성결과 TSMC 0.13um 공정에서 115MHz의 주파수로 동작가능하고, 12.5M Polygons/sec 의 연산성능을 보였다. 버텍스 쉐이더 코어의 면적은 동일 공정에서 11만 게이트를 차지한다.

원전 증기 발생기 수위 제어를 위한 자기 동조 제어기 설계 (Design of pole-assignment self-tuning controller for steam generator water level in nuclear power plants)

  • 최병재;노희천;김병국
    • 제어로봇시스템학회논문지
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    • 제2권4호
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    • pp.306-311
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    • 1996
  • This paper discusses the maintenance of the water level of steam generators at its programmed value. The process, the water level of a steam generator, has the nonminimum phase property. So, it causes a reverse dynamics called a swell and shrink phenomenon. This phenomenon is severe in a low power condition below 15 %, in turn makes the start-up of the power plant too difficult. The control algorithm used here incorporates a pole-assignment scheme into the minimum variance strategy and we use a parallel adaptation algorithm for the parameter estimation, which is robust to noises. As a result, the total control system can keep the water level constant during full power by locating closed-loop poles appropriately, although the process has the characteristics of high complexity and nonlinearity. Also, the extra perturbation signals are added to the input signal such that the control system guarantee persistently exciting. In order to confirm the control performance of a proposed pole-assignment self-tuning controller we perform a computer simulation in full power range.

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6-단자를 이용한 직접 변환 수신 전 처리부 설계 (RF Front-end Design of Direct Conversion Receiver using Six-Port)

  • 장명신;김영완;고남영
    • 한국정보통신학회논문지
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    • 제9권7호
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    • pp.1534-1540
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    • 2005
  • 직접 변환 방식은 혼합기를 사용하는 구조와 6-단자 회로를 사용하는 구조를 갖는다. 6-단자 회로를 사용하는 방식은 혼합기를 이용하는 방식보다 회로 구조가 간단하고 집적화도 쉬운 장점을 가지고 있다. 그리고 다이오드 작동을 위한 전압이 혼합기를 작동시키기 위한 전압보다 낮은 장점을 가지고 있으며 LO에서의 소비전력이 낮고 광대역으로 구현하기 유리한 점을 보이고 있다. 본 논문에서는 branch-line 결합기로 구성되는 6-단자 회로와 ring hybrid 결합기로 구성되는 6-단자 회로를 설계하고 성능을 비교 분석하였다.

구조적 LDPC 부호의 효율적인 설계 (Efficient Design of Structured LDPC Codes)

  • 정비웅;김준성;송홍엽
    • 한국통신학회논문지
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    • 제31권1C호
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    • pp.14-19
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    • 2006
  • LDPC 부호의 높은 부호화 복잡도는 구조적인 패리티 검사 행렬의 설계로 해결할 수 있다. 패리티 검사 행렬을 같은 유형의 블록으로 구성한다면 복호화기의 구현이 간단해지고 구조적 복호화가 가능하며 LDPC 부호를 저장하는데 필요한 메모리를 줄일 수 있는 장점이 있다. 본 논문에서는 부행렬 단위의 girth 조건과 PEG 알고리즘, 비트 노드의 connectivity를 이용하여 부행렬이 순환행렬이나 영행렬로 구성되는 짧은 길이를 갖는 구조적 LDPC 부호의 생성 알고리즘을 제안하였다. 이 알고리즘으로 생성된 부호는 구조적 제한이 없이 생성된 부호에 비하여 낮은 SNR에서는 비슷한 성능을, 높은 SNR에서는 더 좋은 성능을 내는 것을 모의 실험을 통해 확인하였다.

무선 센서 네트워크상에서 시간지연에 민감한 데이터 전송을 위한 에너지 효율적인 MAC 프로토콜 설계 (Design of Energy Efficient MAC Protocol for Delay Sensitive Application over Wireless Sensor Network)

  • 오형래;송황준
    • 한국통신학회논문지
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    • 제34권11B호
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    • pp.1169-1177
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    • 2009
  • 본 논문은 센서 네트워크상에서 지연시간에 민감한 데이터 전송을 위한 에너지 효율적인 MAC 프로토콜을 제안한다. 비 동기식 센서 네트워크에서는 소비되는 에너지와 지연시간이 채널 모니터링 주기(Channel Monitoring Interval)와 데이터 센싱 주기(Sensing Data Interval)에 따라 변화한다. 이러한 사실을 기반으로 본 논문에서는 오버히어링(Overhearing)으로 발생하는 에너지 소비를 줄이기 위해 자신의 채널 모니터링 주기를 이웃노드에 알리는 새로운 프리엠블 구조와 낮은 연산 복잡도를 가지는 채널 모니터링 주기를 결정하는 알고리즘을 제안한다. 실험결과에서는 다른 센서 MAC 프로토콜과 제안한 MAC 프로토콜과의 성능비교를 보여준다.

Mobile Device-to-Device (D2D) Content Delivery Networking: A Design and Optimization Framework

  • Kang, Hye Joong;Kang, Chung Gu
    • Journal of Communications and Networks
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    • 제16권5호
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    • pp.568-577
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    • 2014
  • We consider a mobile content delivery network (mCDN) in which special mobile devices designated as caching servers (caching-server device: CSD) can provide mobile stations with popular contents on demand via device-to-device (D2D) communication links. On the assumption that mobile CSD's are randomly distributed by a Poisson point process (PPP), an optimization problem is formulated to determine the probability of storing the individual content in each server in a manner that minimizes the average caching failure rate. Further, we present a low-complexity search algorithm, optimum dual-solution searching algorithm (ODSA), for solving this optimization problem. We demonstrate that the proposed ODSA takes fewer iterations, on the order of O(log N) searches, for caching N contents in the system to find the optimal solution, as compared to the number of iterations in the conventional subgradient method, with an acceptable accuracy in practice. Furthermore, we identify the important characteristics of the optimal caching policies in the mobile environment that would serve as a useful aid in designing the mCDN.

광기록 시스템을 위한 오류 정정 능력과 높은 부호율을 가지는 DC-free 다중모드 부호 설계 (An Error Correcting High Rate DC-Free Multimode Code Design for Optical Storage Systems)

  • 이준;우중재
    • 융합신호처리학회논문지
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    • 제11권3호
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    • pp.226-231
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    • 2010
  • 본 논문에서는 희소 패리티 검사 행열로부터 생성된 생성행열을 사용하여 에러 정정능력과 높은 부호율을 갖는 DC-free 다중 모드 부호를 구성하기 위한 새로운 부호화 기법을 제안 한다. 제안된 기법은 별개의 후보 부호워드들을 생성하기 위해 고속 생성행열들을 이용한다. 복호 과정의 복잡도는 수신된 부호워드의 신드롬이 ‘0’인지 아닌지에 따라 결정된다. 만약 신드롬이 ‘0’ 인 경우 복호는 수신된 부호워드의 잉여 비트들을 삭제하여 간단히 수행되고, ‘1’인 경우에는 합곱 (sum-product) 알고리즘으로 복호가 이루어진다. 제안된 기법은 DC 성분을 억압하면서도 낮은 비트 오율을 가질 수 있다.