• 대한전자공학회논문지
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• 제25권10호
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• pp.1216-1224
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• 1988

本 論文에서는 多値論理 函數를 계산하기 위해 GF ($2^m$)上의 元素生成, 加算, 裵算 및 除算에 대한 알고리듬을 제시하고 이 알고리듬에 의한 加算과 裵算의 결과를 ROM 構造의 電流방식 CMOS 回路로 設計하였다. 제시된 황算 알고리듬은 GF ($2^m$)上에서 多値論理 函數의 계산에 있어서 표조사방법이나 유클리드 알고리듬이 要하는 많은 양의 계산을 決數 m의 증가에 관계없이 범용 컴퓨터를 이용해 비교적 용이하게 처리할 수 있다. 또한 제시한 ROM 構造의 電流방식 CMOS 回路로 대칭적 多値論理値表 回路設計에 적합하고 GF ($2^m$)上의 加算 및 裵算을 동시에 실현할 수 있다.

• 대한전자공학회논문지SP
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• 제46권4호
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• pp.116-123
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• 2009

서로 다른 시점의 두 영상에서 동일한 점들을 정합하는 특징점 정합은 다양한 영상 처리 분야에서 널리 사용되고 있으며, 최근에는 실시간으로 동작하는 특징점 정합에 대한 요구가 높아지고 있다. 본 논문은 저니키 모멘트 기반의 지역 서술자를 이용하여 특징점을 실시간으로 정합하는 방법을 제안한다. 빠른 모서리 점 검출 방법을 이용하여 입력 영상으로부터 특징점을 추출하고, 각 특징점에서 저니키 모멘트를 이용한 지역 서술자를 생성한다. 저니키 모멘트 기반의 지역 서술자는 특징점 주변의 부분 영상을 적은 차수의 특징 벡터로써 효율적으로 표현하며, 영상의 회전과 밝기 변화에 강인하다. 본 논문에서는 저니키 모멘트 계산을 실시간으로 수행하기 위하여 고정된 크기의 저니키 기저 함수를 미리 계산하여 이를 룩업 테이블에 저장하여 사용한다. 특징점 정합 단계에서는 근사 최근방 이웃(ANN) 방법을 사용하여 초기 정합 결과를 얻고, 이 중 잘못된 정합은 RANSAC 알고리즘을 이용하여 제거함으로써 최종 정합 결과를 얻는다. 실험 결과 제안하는 방법은 다양한 변환이 존재하는 영상에 대하여 실시 간으로 특징점 정합을 수행함을 확인하였다.

• 한국정보과학회논문지:시스템및이론
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• 제30권7_8호
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• pp.359-369
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• 2003

본 논문에서는 웜홀 라우팅 방식을 사용한 2차원 토러스에서 다대다 개별적 통신에 대한 효율적인 알고리즘을 제시한다. 다대다 개별적 통신은 집합체 통신(Collective Communication)의 일종으로 행렬 전이, FFT, 흑은 분산 테이블 검색과 같은 많은 응용 분야에 적용이 되고 있다. 이에 대한 연구는 망의 크기가 2의 멱승 혹은 4의 배수인 경우에 대한 알고리즘이 제시가 되었지만 그 크기가 일반적인 경우에 대해서는 아직은 제안되고 있지 않고 있다. 본 논문에서는 먼저 망의 크기가 2의 배수인 경우에 대한 다대다 개별적 통신에 대한 Double-Hop-2D 알고리즘을 제안한 다음 이 알고리즘을 확장하여 임의의 노드 수에 적합한 2개의 알고리즘을 제안한다. Split-and-Merge 알고리즘은 전체망을 4개의 지역으로 분할하여 각 분할된 영역이 독립적으로 영역별로 다대다 개별적 통신을 수행한 후 그 결과를 다시 결합하는 단계로 구성되어 있다. Modified Double-Hop-2D 알고리즘은 기본이 되는 Double-Hop-2D 알고리즘에서 추가적인 작업을 수행함으로써 다대다 개별적 통신을 수행한다. 마지막으로 망의 크기가 일반적인 경우에 Modified Double-Hop-2D 알고리즘이 Split-and-Merge 알고리즘보다 성능이 우수함을 보인다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 1993년도 Fifth International Fuzzy Systems Association World Congress 93
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• pp.975-976
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• 1993

This talk presents the overview of the author's research and development activities on fuzzy inference hardware. We involved it with two distinct approaches. The first approach is to use application specific integrated circuits (ASIC) technology. The fuzzy inference method is directly implemented in silicon. The second approach, which is in its preliminary stage, is to use more conventional microprocessor architecture. Here, we use a quantitative technique used by designer of reduced instruction set computer (RISC) to modify an architecture of a microprocessor. In the ASIC approach, we implemented the most widely used fuzzy inference mechanism directly on silicon. The mechanism is beaded on a max-min compositional rule of inference, and Mandami's method of fuzzy implication. The two VLSI fuzzy inference chips are designed, fabricated, and fully tested. Both used a full-custom CMOS technology. The second and more claborate chip was designed at the University of North Carolina(U C) in cooperation with MCNC. Both VLSI chips had muliple datapaths for rule digital fuzzy inference chips had multiple datapaths for rule evaluation, and they executed multiple fuzzy if-then rules in parallel. The AT & T chip is the first digital fuzzy inference chip in the world. It ran with a 20 MHz clock cycle and achieved an approximately 80.000 Fuzzy Logical inferences Per Second (FLIPS). It stored and executed 16 fuzzy if-then rules. Since it was designed as a proof of concept prototype chip, it had minimal amount of peripheral logic for system integration. UNC/MCNC chip consists of 688,131 transistors of which 476,160 are used for RAM memory. It ran with a 10 MHz clock cycle. The chip has a 3-staged pipeline and initiates a computation of new inference every 64 cycle. This chip achieved an approximately 160,000 FLIPS. The new architecture have the following important improvements from the AT & T chip: Programmable rule set memory (RAM). On-chip fuzzification operation by a table lookup method. On-chip defuzzification operation by a centroid method. Reconfigurable architecture for processing two rule formats. RAM/datapath redundancy for higher yield It can store and execute 51 if-then rule of the following format: IF A and B and C and D Then Do E, and Then Do F. With this format, the chip takes four inputs and produces two outputs. By software reconfiguration, it can store and execute 102 if-then rules of the following simpler format using the same datapath: IF A and B Then Do E. With this format the chip takes two inputs and produces one outputs. We have built two VME-bus board systems based on this chip for Oak Ridge National Laboratory (ORNL). The board is now installed in a robot at ORNL. Researchers uses this board for experiment in autonomous robot navigation. The Fuzzy Logic system board places the Fuzzy chip into a VMEbus environment. High level C language functions hide the operational details of the board from the applications programme . The programmer treats rule memories and fuzzification function memories as local structures passed as parameters to the C functions. ASIC fuzzy inference hardware is extremely fast, but they are limited in generality. Many aspects of the design are limited or fixed. We have proposed to designing a are limited or fixed. We have proposed to designing a fuzzy information processor as an application specific processor using a quantitative approach. The quantitative approach was developed by RISC designers. In effect, we are interested in evaluating the effectiveness of a specialized RISC processor for fuzzy information processing. As the first step, we measured the possible speed-up of a fuzzy inference program based on if-then rules by an introduction of specialized instructions, i.e., min and max instructions. The minimum and maximum operations are heavily used in fuzzy logic applications as fuzzy intersection and union. We performed measurements using a MIPS R3000 as a base micropro essor. The initial result is encouraging. We can achieve as high as a 2.5 increase in inference speed if the R3000 had min and max instructions. Also, they are useful for speeding up other fuzzy operations such as bounded product and bounded sum. The embedded processor's main task is to control some device or process. It usually runs a single or a embedded processer to create an embedded processor for fuzzy control is very effective. Table I shows the measured speed of the inference by a MIPS R3000 microprocessor, a fictitious MIPS R3000 microprocessor with min and max instructions, and a UNC/MCNC ASIC fuzzy inference chip. The software that used on microprocessors is a simulator of the ASIC chip. The first row is the computation time in seconds of 6000 inferences using 51 rules where each fuzzy set is represented by an array of 64 elements. The second row is the time required to perform a single inference. The last row is the fuzzy logical inferences per second (FLIPS) measured for ach device. There is a large gap in run time between the ASIC and software approaches even if we resort to a specialized fuzzy microprocessor. As for design time and cost, these two approaches represent two extremes. An ASIC approach is extremely expensive. It is, therefore, an important research topic to design a specialized computing architecture for fuzzy applications that falls between these two extremes both in run time and design time/cost. TABLEI INFERENCE TIME BY 51 RULES {{{{Time }}{{MIPS R3000 }}{{ASIC }}{{Regular }}{{With min/mix }}{{6000 inference 1 inference FLIPS }}{{125s 20.8ms 48 }}{{49s 8.2ms 122 }}{{0.0038s 6.4㎲ 156,250 }} }}