• 한국전자파학회논문지
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• 제10권6호
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• pp.816-824
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• 1999

본 논문에서는 아날로그 위상비교기률 이용한 위상고정루프를 소개하였으며. 이 방법을 이용하여 20 GHz 대 고정국용 위상고정 국부발진기를 설계 제작하였다. 이 국부발진기는 하이브리드 형태의 18 GHz VCDRO (Voltage Controlled Dielectric Resonator Oscillator)와 완충증폭기 및 아날로그 위상검출기로 이루어져 있다. 일반적인 크리스탈 발전기의 N배 이외의 주파수를 위상고정하기 위하여 VHF PLL로 구성되어 있다. 국부발 진기의 발진전력은 18 GHz에서 약 21 dBm. 고조파억압은 - 34 dBc로 안정된 위상고정 상태를 나타내었다. 이때의 SSB위상잡음은 -75 dBc/Hz@10 kHz로 측정되었다.

• 대한전기학회논문지:시스템및제어부문D
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• 제50권10호
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• pp.479-485
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• 2001

In this paper, we introduce a charge pump phase-locked loop (PLL) architecture which employs a precharge phase frequency detector (PFD) and a sequential PFD to achieve a high frequency operation and a fast acquisition. Operation frequency is increased by using the precharge PFD when the phase difference is within $-{\pi}{\sim}{\pi}$ and acquisition time is shortened by using the sequential PFD and the increased charge pump current when the phase difference is larger than ${\pm}{\pi}$. So error detection range of the proposed PLL structure is not limited to $-{\pi}{\sim}{\pi}$ and a high frequency operation and a higher speed lock-up time can be achieved. The proposed PLL was designed using 1.5 ${\mu}m$ CMOS technology with 5V supply voltage to verify the lock in process. The proposed PLL shows successful acquisition for 200 MHz input frequency. On the other hand, the conventional PLL with the sequential PFD cannot operate at up to 160MHz. Moreover, the lock-up time is drastically reduced from 7.0 ${\mu}s\;to\;2.0\;{\mu}s$ only if the loop bandwidth to input frequency ratio is regulated by the divide-by-4 counter during the acquisition process. By virtue of this dual PFDs, the proposed PLL structure can improve the trade-off between acquisition behavior and locked behavior.

• Journal of Power Electronics
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• 제13권3호
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• pp.487-496
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• 2013

The three-phase synchronous reference frame phase-locked loop (SRF-PLL) is widely used for synchronization applications in power systems. In this paper, a new control strategy for three-phase grid-connected LCL inverters without a PLL is presented. According to the new strategy, a current reference can be generated by using the instantaneous power control scheme and the proposed positive-sequence voltage detector. Through theoretical analysis, it is indicated that a high-quality grid current can be produced by introducing the new control strategy. In addition, a kind of independent control for reactive power can be achieved under unbalanced and distorted grid conditions. Finally, the excellent performance of the proposed control strategy is validated by means of simulation and experimental results.

• 한국정보통신학회논문지
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• 제8권2호
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• pp.484-493
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• 2004

본 논문은 초고주파 주파수 차이 검출기를 이용한 광파의 off-set 로킹에 대하여 설계 및 제작 실험 결과를 기술하였다. 두 광파를 비팅하여 중간 주파수인 1.5GHz 주파수 성분을 추출하고 이 값을 다시 1.5GHz 기준 발진기 주파수와 곱하여 차이주파수 성분을 추출한 후 주파수 차이 검출기를 이용하여 주파수 로킹을 시켰다. 상용화된 초고주파 부품을 사용하여 주파수 차이 검출기를 제작하였으며 1.55$\mu\textrm{m}$ 파장의 반도체 레이저의 발생 광파를 입력 광파와 1.5GHz의 주파수 off-set을 유지하면서 로킹이 이루어짐을 확인하였으며 로킹 범위는 320MHz이었다.

• Journal of Power Electronics
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• 제10권2호
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• pp.203-209
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• 2010

This paper describes the development of a three-phase line-interactive DVR with a new sag detection algorithm. The developed detection algorithm has a hybrid structure composed of an instantaneous detector and RMS-variation detectors. The source voltage passes through the sliding-window DFT and RMS calculator, and the instantaneous sag detector. If an instantaneous sag is detected, the RMS variation detector-1 is selected to calculate the RMS variation. The RMS variation detector-2 is selected when the instantaneous sag occurs under the operation of the RMS variation detector-1. The feasibility of the proposed algorithm is verified through computer simulations and experimental work with a prototype of a line-interactive DVR with a 3kVA rating. The line-interactive DVR with the proposed algorithm can compensate for an input voltage sag or an interruption within a 2ms delay. The developed DVR can effectively compensate for a voltage sag or interruption in sensitive loads, such as computers, communications equipment, and automation equipment.

• 한국정보통신학회논문지
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• 제8권1호
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• pp.34-40
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• 2004

본 논문에서는 X-band용 저위상잡음을 갖는 위상고정 유전체 공진 발진기를 설계 및 제작하였다. 위상고정 유전체 공진 발진기의 루프대역 내의 위상잡음을 개선하기 위해서 샘플링위상비교기(Sampling Phase Detector)를 사용하여 전압제어 유전체 공진 발진기를 고안정의 기준주파수에 위상 고정시켰으며 루프대역 밖의 위상잡음을 개선하기 위해서 고임피던스 변환기를 이용한 낮은 위상잡음의 전압제어 발진기를 설계하였다. 제작된 위상고정 유전체 공진 발진기는 51.67㏈c의 고조파 억압특성을 가지고 있으며 공급전력은 1.95W 이하를 필요로 한다. 위상잡음은 상온에서 -107.17㏈c/Hz $\circleda$10KHz와 -113.0㏈c/Hz $\circleda$100KHz의 우수한 특성을 나타내었으며 출력전력은 $-20 ∼ +70^{\circ}C$의 온도 범위에서 13.0㏈m${\pm}$0.33㏈의 안정된 특성을 나타내었다.

• ETRI Journal
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• 제35권2호
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• pp.218-225
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• 2013

The pull-out frequency of a second-order phase lock loop (PLL) is an important parameter that quantifies the loop's ability to stay frequency locked under abrupt changes in the reference input frequency. In most cases, this must be determined numerically or approximated using asymptotic techniques, both of which require special knowledge, skills, and tools. An approximating formula is derived analytically for computing the pull-out frequency for a second-order Type II PLL that employs a sinusoidal characteristic phase detector. The pull-out frequency of such PLLs can be easily approximated to satisfactory accuracy with this formula using a modern scientific calculator.

• 정보처리학회논문지A
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• 제10A권3호
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• pp.247-254
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• 2003

본 연구에서 고속 데이터 전송을 위해 Double Data Rate(DDR) 방식을 사용하는 SDRAM에 내장할 수 있는 저전압 광대역 Delay Locked Loop(DLL) 회로를 설계하였다. 고해상도와 빠른 Lock-on 시간을 위하여 새로운 유형의 위상검출기론 설계하였고 카운터 및 Indicator 등 내장회로의 빠른 동작을 위해 Dual-Data Dual-Clock 플립플롭(DCDD FF)에 기반을 둔 설계를 수행하였으며 이 FF을 사용하므로서 소자수를 70% 정도 감소시킬 수 있었다. Delay Line 중에서 Coarse 부분은 0.2ns 이하까지 검출 가능하며 위상오차를 더욱 감소시키고 빠른 Lock-on 기간을 얻기 위해 Fine 부분에 3-step Vernier Line을 설계하였다. 이 방식을 사용한 본 DLL의 위상오차는 매우 적고 25ps 정도이다. 본 DLL의 Locking 범위는 50∼500MHz로 넓으며 5 클럭 이내의 빠른 Locking을 얻을 수 있다. 0.25um CMOS 공정에서 1.8V 공급전압 사용시 소비전류는 500MHZ 주파수에서 32mA이다. 본 DLL은 고주파 통신 시스템의 동기화와 같은 다른 응용면에도 이용할 수 있다.

• 한국통신학회논문지
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• 제19권10호
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• pp.1973-1981
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• 1994

본 논문에서는 위상 고정 루프 PLL(Phase Locked Loop)의 궤환 성질을 이용한 Ku-band(10.95-11.70GHz)용 위상고정 유전체 공진 발진기를 설계 및 제작하였다. 직렬 궤환형의 유전체 공진 발진기를 제작한 후, 발진기의 주파수를 전압 제어하기 위해 전압 가변 캐패시터로 작용하는 바랙터 다이오드를 사용하여 전압제어 유전체 공진 발진기를 구현하였다. 이와 같이 제작된 전압제어 유전체 공진 발진기에 샘플링 위상비교기를이용하여 위상고정 유전체 공진 발진기를 제작하였다. 위상고정 유전체 공진 발진기는 X-band 주파수 대역의 전압제어 유전체 공진 발진기 신호를 샘플링 위상 비교기를 이용하여 VHF 대역의 기준 신호에 위상고정시켜 높은 주파수 안정도를 얻는 것으로 유럽형 FSS(Fixed Satellite Service)를 위한 10.00 GHz를 구현하였다. 측정 결과 본 논문의 위상고정 유전체 공진 발진기는 전압제어 유전체 공진 발진기보다 높은 주파수 안정도를 보였으며, 10.00 GHz에서 출력전력 10 dBm 이상이었고 carrier로 부터 10 KHz 벗어난 점에서 -80dBc/Hz의 위상 잡음을 얻었다.

• Journal of Electrical Engineering and Technology
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• 제11권1호
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• pp.157-166
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• 2016

In this paper, a new sag and peak voltage detector is proposed for a single-phase inverter using delta square operation. The conventional sag detector is from a single-phase digital phase-locked loop (DPLL) that is based on d-q transformations using an all-pass filter (APF). The d-q transformation is typically used in the three-phase coordinate system. The APF generates a virtual q-axis voltage component with a 90° phase delay, but this virtual phase cannot reflect a sudden change in the grid voltage at the instant the voltage sag occurs. As a result, the peak value is drastically distorted, and it settles down slowly. A modified APF generates the virtual q-axis voltage component from the difference between the current and the previous values of the d-axis voltage component in the stationary reference frame. However, the modified APF cannot detect the voltage sag and peak value when the sag occurs around the zero crossing points such as 0° and 180°, because the difference voltage is not sufficient to detect the voltage sag. The proposed algorithm detects the sag voltage through all regions including the zero crossing voltage. Moreover, the exact voltage drop can be acquired by calculating the q-axis component that is proportional to the d-axis component. To verify the feasibility of the proposed system, the conventional and proposed methods are compared using simulations and experimental results.