• 지능정보연구
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• 제12권1호
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• pp.139-161
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• 2006

본 논문에서는 새로운 조합경매(combinational auction)모형인 다자간 최적화 경매모형(N-Bilateral Optimized Combinatorial Auction; N-BOCA)을 제시하였다. N-BOCA는 다수의 공급자 및 다수의 구매자간 최적화된 거래를 지원하는 조합경매모형이다. 특히 아키텍처, 거래규약, 거래전략 세가지 관점에서 N-BOCA 시스템을 설계하였다. 경매시장 참여자인 경매자들과 입찰자들은 특정 아키텍처 및 거래규약하에서 최적 거래 대상자 선정을 위한 다양한 전략을 가지게 되며 이러한 거래전략에 따른 유연한 의사결정 모델링 지원을 필요로 한다. 이에 본 논문에서는 최적의 입찰 및 경매자 선정을 위한 Integer Programming 모형 기반의 에이전트 시스템을 제시하였다. 아울러 N-BOCA모형의 유용성을 입증하기 위해 프로토타입과 실험결과를 제시하였다. 실험결과, 기존의 일대다 조합경매 모형 대비 높은 거래 성과를 나타내었다.

• 대한전자공학회논문지SD
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• 제44권1호
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• pp.8-15
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• 2007

본 논문은 소형.저전력 환경에 적합하게 개발된 HIGHT 블록 암호 알고리즘의 소형?저전력화된 하드웨어 구조를 제안하고 성능을 분석한다. HIGHT 알고리즘은 일반화된 Feistel 구조의 변형된 형태를 취하고 있다. 설계된 HIGHT는 암.복호화 기능을 내장하고 있으며 소형 설계를 위하여 모든 변환 과정이 하나의 블록으로 설계되어 중복된 부분을 최소화 하였다. 성능 향상을 위하여 32비트 서브키를 1 클럭에 출력되게 하였다. 제안된 암호 회로를 Hynix $0.25-{\mu}m$ 표준 CMOS 공정에 적용한 결과, 2,658 EG의 회로 크기를 가진다. 그리고 2.5V 동작 전원과 100kHz의 클럭 주파수로 동작시켰을 경우의 $10.88{\mu}W$의 소비 전력 특성을 나타냈다. 본 논문에서 제안된 HIGHT 암호 회로는 수동형 RFID 태그나 스마트 IC 카드와 같은 소형.저전력의 회로에 적용 가능하다.

• 한국정보통신학회논문지
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• 제21권4호
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• pp.774-780
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• 2017

본 논문은 HEVC의 엔트로피 코딩방법인 CABAC 부호화기를 위한 효율적인 이진 산술 부호화기 하드웨어 구조를 제안한다. CABAC은 HEVC 표준에서 사용되는 엔트로피 코딩 방법으로 통계적 중복성을 제거하여 영상의 높은 압축률을 지원한다. 하지만 이진 산술 부호화(Binary Arithmetic Encode)는 데이터 간의 의존 관계가 높아 병렬처리가 어렵고 실시간 처리의 지연이 발생 된다. 제안하는 이진 산술 부호화기는 입력으로 들어오는 빈을 고속으로 처리하기 위하여 재정규화 과정을 분리 시켜 동작하도록 설계한다. 기존의 반복적인 알고리즘을 병렬적으로 처리함으로써 최대지연시간(Critical Path)을 최적으로 줄일 수 있는 4단계의 파이프라인 구조로 설계하였다. 또한, 멀티-빈 구조를 적용하여 클록 사이클 당 3개의 빈을 처리한다. 제안하는 CABAC의 이진 산술 부호화기는 Verilog-HDL로 설계하였으며 65nm 공정으로 합성하였다. 합성 결과 게이트수는 8.07K 이며 최대 동작주파수는 769MHz로 최대 빈 처리량은 2307Mbin/s이다. 제안하는 하드웨어 구조는 기존의 이진 산술 부호화기와 비교하여 최대 빈 처리량이 26% 만큼 증가 하였다.

• 융합보안논문지
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• 제16권7호
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• pp.113-120
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• 2016

본 논문은 SHA-1 암호 알고리즘의 최대 임계 지연과 유사한 연산 지연을 갖는 새로운 고속 SHA-1 파이프라인 구조를 제안한다. 기존 SHA-1 파이프라인 구조들은 하나의 단계연산 혹은 언폴딩된 단계연산에 기반한 파이프라인 구조를 갖는다. 파이프라인 실행에 따른 병렬 처리로 성능은 크게 향상되나, 라운드의 모든 단계연산을 언폴딩하였을 때와 비교하여 최대 임계 지연의 크기가 증가한다. 제안한 파이프라인 스테이지 회로는 라운드의 최대 임계 지연을 반복 연산 수로 나눈 만큼의 지연 시간을 갖도록 구성함으로써, 불필요한 레이턴시 증가를 방지하였다. 실험 결과, 회로크기에 따른 동작속도 비율에서 제안된 SHA-1 파이프라인 구조는 0.99 및 1.62로 기존 구조에 비해 우월함을 증명하였다. 제안된 파이프라인 구조는 반복 연산을 갖는 다양한 암호 및 신호 처리 회로에 적용 가능할 것으로 기대된다.

• 콘크리트학회논문집
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• 제20권3호
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• pp.345-356
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• 2008

선행 연구에서는 할선강성에 대한 선형해석을 수행함으로써 편리하게 비탄성 설계를 할 수 있는 직접 비탄성 스트럿-타이 모델이 개발되었다. 본 연구에서는 기존 직접 비탄성 스트럿-타이 모델을 개선하여, 반복계산 없이 할선강성에 대한 한번의 선형해석으로 철근콘크리트 부재의 비탄성 설계를 수행할 수 있는 간략화된 직접 비탄성 스트럿-타이 모델 (simplified direct inelastic strut-and-tie model, 이하 S-DISTM)을 개발하였다. S-DISTM은 철근콘크리트 부재를 콘크리트 압축 스트럿과 철근 인장 타이로 모델링한다. 스트럿과 타이 요소는 설계자의 설계 전략에 따라 탄성강성 또는 할선강성의 선형 재료 모델을 사용한다. 스트럿과 타이 요소의 파괴 기준을 정의하기 위하여 콘크리트 압축파괴 및 철근 인장파단 등을 고려하였다. S-DISTM을 사용하여 깊은보, 연결보, 전단벽 등 다양한 전단지배 철근콘크리트 부재의 비탄성 설계를 수행하였고, 비탄성 설계로 결정된 철근양, 변형 능력 등을 기존 실험 결과와 비교하였다.

• 정보처리학회논문지D
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• 제9D권6호
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• pp.1137-1144
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• 2002

패더레이션의 개선 가능성은 구성된 멤버 패더레이트들에게 유연성과 적응성을 요구하게 된다. 더욱이 비 연동화 모델을 HLA(High Level Architecture) 패더레이트로 개발하고 이를 가변적인 특성 패더레이션에 연동되도록 하기 위해서는 더 많은 시간과 노력이 요구된다. 본 연구에서는 이러한 문제를 해결하는 방법으로 ROM(RTI Object Model) 프레임워크를 설계하고 구현하는 방법을 제시하였다. ROM은 RTI(Run-Time Infrastructure) 프로그래밍과 패더레이트 시뮬레이션 프로그래밍을 완벽하게 분리시킴으로써 가변성 있는 FOM을 지원할 수 있는 HLA 패더레이트 개발을 비용과 생산성 측면에서 획기적인 효율을 제공하게 되었다. 즉 ROM은 RTI와 패더레이트 사이에 RTI 서비스를 관리하는 관리 계층과 실제로 객체 및 강호작용을 갱신 또는 반영하는 Foundation Class 계층을 두어 패더레이트 개발자들에게 보다 일반화된 HLA 서비스 사용환경을 제공해주고 동시에 반복적이고 하위수준의 RTI 프로그래밍을 자동화 할 수 있게 하였다.

• 한국화재소방학회논문지
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• 제32권1호
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• pp.76-80
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• 2018

본 연구는 바닥의 형태가 오목한 이동형 소방용수 저장탱크의 수직 벽면에 작용하는 동수력을 분석하고자 수행하였다. 이를 위해 용수 공급 노즐의 위치 및 높이에 따라 다양하게 낙하한 용수로 인해 발생한 자유 수면의 출렁임을 수치 모의실험 하였다. 이때, 자유 수면의 출렁임과 수직 벽면에서의 파의 오름을 수치 모의실험하기 위해 선형 Peregrine 모델을 이용하였다. 그 결과, 벽면에서 자유 수면의 출렁임이 증폭되는 현상을 관찰할 수 있었다. 따라서 이동형 소방용수 저장탱크의 안정적인 구조를 확보하기 위해 바닥이 오목한 지형에서 사용할 경우는 소방용수 공급방법에 주의해야 함을 확인할 수 있었다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제17권7호
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• pp.1773-1793
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• 2023

Automated machine learning, often referred to as "AutoML," is the process of automating the time-consuming and iterative procedures that are associated with the building of machine learning models. There have been significant contributions in this area across a number of different stages of accomplishing a data-mining task, including model selection, hyper-parameter optimization, and preprocessing method selection. Among them, preprocessing method selection is a relatively new and fast growing research area. The current work is focused on the recommendation of preprocessing methods, i.e., feature subset selection (FSS) algorithms. One limitation in the existing studies regarding FSS algorithm recommendation is the use of a single learner for meta-modeling, which restricts its capabilities in the metamodeling. Moreover, the meta-modeling in the existing studies is typically based on a single group of data characterization measures (DCMs). Nonetheless, there are a number of complementary DCM groups, and their combination will allow them to leverage their diversity, resulting in improved meta-modeling. This study aims to address these limitations by proposing an architecture for preprocess method selection that uses ensemble learning for meta-modeling, namely AutoFE-Sel. To evaluate the proposed method, we performed an extensive experimental evaluation involving 8 FSS algorithms, 3 groups of DCMs, and 125 datasets. Results show that the proposed method achieves better performance compared to three baseline methods. The proposed architecture can also be easily extended to other preprocessing method selections, e.g., noise-filter selection and imbalance handling method selection.

• ETRI Journal
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• 제27권5호
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• pp.525-532
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• 2005

In this paper, we propose and present implementation results of a high-speed turbo decoding algorithm. The latency caused by (de)interleaving and iterative decoding in a conventional maximum a posteriori turbo decoder can be dramatically reduced with the proposed design. The source of the latency reduction is from the combination of the radix-4, center to top, parallel decoding, and early-stop algorithms. This reduced latency enables the use of the turbo decoder as a forward error correction scheme in real-time wireless communication services. The proposed scheme results in a slight degradation in bit error rate performance for large block sizes because the effective interleaver size in a radix-4 implementation is reduced to half, relative to the conventional method. To prove the latency reduction, we implemented the proposed scheme on a field-programmable gate array and compared its decoding speed with that of a conventional decoder. The results show an improvement of at least five fold for a single iteration of turbo decoding.

• 한국CDE학회논문집
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• 제21권1호
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• pp.90-98
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• 2016

When ships and offshore plants are flooded or the floating crane is equipped with a heavy object, these floating structures are excessively inclined. In this case, immersion, heel, and trim affecting the hydrostatic restoration performance are very large and are coupled each other. In this paper, in order to calculate a static equilibrium position of floating structures with excessive inclination, the nonlinear governing equations were constructed by sequential linearization. In the governing equation, the immersion, heel, and trim are fully coupled, and the equations are represented using a plane area, a primary moment, and a moment of inertia of the water plane area. Therefore, it is possible to calculate the additional factor related the water plane area for estimating stability. Position and orientation of the floating structure are obtained by iterative calculation. The calculated results are compared with the previous studies in the aspect to the performance and the accuracy.