• Composites Research
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• 제36권4호
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• pp.270-274
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• 2023

필라멘트 와인딩 공정을 사용한 FRP 복합재의 적층 구조는 기존의 FRP 복합재의 적층 구조와는 다를 뿐만 아니라 일반적인 적층 구조를 토대로 기계적 물성에 대해서 분석하고자 한다면 그에 대한 영향을 파악하는 것이 어렵다. 따라서 전반적인 성능을 향상시키기 위해 기계적 물성을 개선하고 교차 적층 구조를 최적화하는 것이 필수적이다. 따라서 본 연구는 비정질 할로이사이트 나노튜브(Amorphous Halloysite Nanotubes, A-HNT)를 5개의 층 배열을 통해 교차 적층 탄소 섬유 강화 플라스틱(CFRP) 구조의 저속 충격 특성에 미치는 영향을 조사하는 것을 목표로 한다. 중량 낙하식 충격시험을 통하여 라미네이트의 저속 충격 특성을 확인하였으며, 충격을 가한 후에 현미경을 통하여 충격 파손 모드와 손상 정도를 비교 평가하였다. 나노 입자의 첨가 여부에 따른 각각의 교차 적층 구조 라미네이트를 10 J과 15 J의 충격에너지에서 비교하였다. 10 J의 경우 흡수에너지는 각 구조에서 비슷한 경향을 보였다. 그에 비해 15 J의 경우 흡수에너지는 각 구조에서 다른 흡수에너지를 가지며, 나노 입자가 첨가되지 않은 구조가 가장 높은 흡수에너지를 가진다. 또한 광학현미경을 통하여 각 구조에서 다양한 충격 파손 모드가 관찰되었다.

• 대한전자공학회논문지SD
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• 제39권8호
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• pp.46-51
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• 2002

회로의 크기와 소모 전력을 줄이기 위하여 새로운 구조의 중첩된 싱크러너스 미러 지연 소자를 제안한다. 기존의 중첩된 싱크러너스 미러 지연 소자는 지터를 줄이기 위하여 여러 쌍의 포워드 지연 배열과 백워드 지연 배열을 사용하였다. 제안하는 중첩된 싱크러너스 미러 지연 소자는 멀티플렉서의 위치를 변경시킴으로써 오직 단 하나의 포워드 지연 배열과 백워드 지연 배열을 필요로 한다. 뿐만 아니라, 제안하는 중첩된 싱크러너스 미러 지연 소자는 인버터를 추가함으로써 기존 회로의 극성 문제를 해결하였다. 모의 실험 결과로 부터 제안하는 중첩된 싱크러너스 미러 지연 소자는 약 30%의 전력 소모 감소와 약 40%의 면적 감소 효과를 가져온다는 것을 알 수 있다. 모든 모의 실험과 구현은 0.25um two-metal CMOS 공정기술을 사용하여 행해졌다.

• 한국통신학회논문지
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• 제40권6호
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• pp.1005-1013
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• 2015

본 논문에서는 밀리미터파를 활용한 이동무선백홀에서 상향링크의 파일럿 신호 구조를 제안하였다. Zadoff-Chu 시퀀스를 이용하여 생성된 파일럿 신호는 두 개의 안테나 포트에 대한 송신 다이버시티를 위하여 주파수 축 상에서 교차 매핑 또는 연속 매핑되는 구조가 가능하며, 파일럿 신호의 매핑 방법에 따라 채널 추정 알고리즘이 달라진다. 시뮬레이션을 통해 지하철 환경을 가정한 레일리 페이딩 채널에서 성능을 분석한 결과, 교차 매핑 방법이 연속 매핑 방법에 비해 채널 추정의 성능 열화가 없었고 이 방법을 사용하여 상향링크 채널 추정기의 구현 복잡 도를 줄일 수 있었다.

• 한국통신학회논문지
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• 제28권5B호
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• pp.457-465
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• 2003

본 논문은 이더넷 PON 환경에서 다양한 MAC 프로토콜들의 성능을 분석함으로써 효율적인 MAC 프로토콜 구조를 제시한다. 이를 위하여 고정 길이를 갖는 프레임 기반의 MAC 프로토콜로서 사용자의 요구에 관계없이 동등한 대역을 할당하는 정적 TDMA(Static TDMA)와 사용자의 요구 대역 정보를 기반으로 대역을 동적으로 할당하는 동적 TDMA(Dynamic TDMA), 그리고 폴링을 사용하여 각각의 ONU에게 상향 채널 전송 기회를 부여하므로써 가변적인 주기(cycle)를 운용하는 인터리브드 폴링(Interleaved Polling)을 고려하였다. 각 프로토콜이 갖는 구조를 분석하여 이용 가능한 데이터 전송률을 비교하고 또한, OPNET 기반의 시뮬레이션을 수행하여 다양한 트래픽 환경에 대한 각 프로토콜의 성능을 채널 이용률과 큐잉 지연 관점에서 비교하고 분석하였다.

• 대한전자공학회논문지SD
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• 제46권6호
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• pp.16-24
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• 2009

본 논문에서는 인덕터와 커패시터를 집적화한 DC-DC 벅 변환기를 설계하였다. 출력전압의 리플크기를 줄이기 위해 stacked interleaved 방식을 이용하였고 변환기의 제어부는 전압모드 방식의 제어방법을 사용하여 설계하였다. 설계한 DC-DC 벅 변환기는 표준 $0.5{\mu}m$ CMOS 공정으로 제작 중이며 전체면적은 $9mm^2$이다. 설계된 회로는 $3V{\sim}5V$의 입력전압에서 동작하며 LC 필터의 크기를 줄이기 위해 50MHz의 주파수로 동작하였다. 최대 250mA의 부하전류 구동이 가능하며 최대 71%의 전력변환 효율을 가졌다.

• 한국정보통신학회논문지
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• 제14권12호
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• pp.2675-2680
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• 2010

3D 그래픽을 처리하는 연산 과정에는 고정적인 연산만을 수행하는 영역과 Shader 등과 같은 명령어에 의한 프로그래밍이 요구되는 영역이 구분되어 있다. 이러한 3D 파이프라인의 특성을 고려하여 fixed 구조로 설계한 graphics hardware와 명령어 기반의 programmable hardware를 혼합한 구조로 설계하면 효율적인 그래픽 처리가 가능하다. 본 논문에서는 이러한 혼합 구조에 적합한 OpenGL ES(Open Graphics Library Embedded System) 2.0을 지원하는 Fragment Shader를 설계하였다. fixed hardware와 Shader간 데이터 입출력으로 인해 발생할 수 있는 전체 파이프라인의 지연을 줄일 수 있도록 내부 인터페이스를 최적화하였으며 Shader 내부 레지스터 그룹을 interleaved 구조로 설계하여 레지스터 면적과 처리 속도를 개선하였다.

• 한국전자파학회논문지
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• 제28권4호
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• pp.298-308
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• 2017

본 논문에서는 DC-DC Converter에서의 고조파로 인한 전자기적 잡음을 줄이기 위해 Random PWM을 적용한 Interleaved Buck Converter(IBC) 시스템을 제안한다. PWM 직류전원장치에서 스위칭 방식을 사용하는 경우 스위칭 손실 및 EMI 문제가 발생하기 때문에 많은 고조파를 포함하고 있어 선간 전압의 왜곡 등을 유발한다. 따라서 이에 대한 해결방법으로 PRBS를 이용한 IBC를 최초로 제안한다. 이 방식의 회로 구조는 2개의 능동형 스위치를 가지며 180도의 위상차를 갖는 2개의 PWM 신호를 이용하여 회로를 제어한다. IBC는 1세트의 스위치를 추가하기 때문에, 비용 측면 등에서는 불리 할 수 있으나 전력분배, 출력전류 리플 감소, 빠른 회로 반응속도, 수동소자크기 감소의 이점을 가진다. 본연구의 타당성을 확인하기 위하여 PSIM 시뮬레이터를 이용하였고 Random PWM을 적용한 IBC 회로를 설계하여 기존의 PWM과 RPWM 방식만을 사용하는 Buck-converter 회로를 PSIM 시뮬레이터를 이용하여 결과를 확인하고 분석하였다.

• 한국통신학회논문지
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• 제29권8C호
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• pp.1040-1046
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• 2004

BLAST-OFDM 시스템은 미래 이동통신 시스템에서 고속의 멀티미디어 데이터 서비스를 위한 효율적인 전송기술이다. 본 논문에서는 BLAST-OFDM 시스템에 적용 가능한 선형 사전부호화 기법 및 전송 다이버시티를 극대화하기 위한 안테나-부채널 할당 알고리듬을 제안하였다. 제안된 알고리듬은 임의의 송수신 안테나 셋에 대하여, 최대한의 공간 다이버시티 이득과, 인터리빙 주파수 다이버시티 이득을 얻을 수 있다. 특히, 제안된 사전부호화 방식은 정보 심볼 서브셋을 과잉 없는 선형 성상 구조를 통하여 분산하고 있으므로 기존의 다른 부호화 기법과는 달리 데이터 전송률의 손실을 가져오지 않는다. 제안된 알고리듬을 적용할 경우 기존의 BLAST-OFDM 대비 4-5㏈ 이상의 성능 개선이 있음을 증명하였다.

• 제어로봇시스템학회논문지
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• 제20권4호
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• pp.443-448
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• 2014

Soft errors in memory devices that caused by radiation are the main threat from a reliability point of view. This threat can be commonly overcome with the combination of SEC (Single-Error Correction) codes and scrubbing technique. The interleaving architecture can give memory devices the ability of tolerating these soft errors, especially against multiple-bit soft errors. And the interleaving distance plays a key role in building the tolerance against multiple-bit soft errors. This paper proposes a reliability model of an interleaved memory device which suffers from multiple-bit soft errors and are protected by a combination of SEC code and scrubbing. The proposed model shows how the interleaving distance works to improve the reliability and can be used to make a decision in determining optimal scrubbing technique to meet the demands in reliability.

• 한국항행학회논문지
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• 제15권4호
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• pp.591-595
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• 2011

본 논문에서는 차세대 유럽형 방송 시스템인 DVB-T2(Digital Video Broadcasting-Second Generation Terrestrial) 수신기의 핵심블록인 BICM(Bit Interleaved Coded Modulation) 모듈의 구조를 설계하고 DSP(Digital Signal Processor) TMS320C6474를 통해 구현하였다. 실험결과를 통해 8비트 이상을 사용하는 고정소수점 BICM 모듈이 부동소수점 BICM 모듈과 거의 동일한 BER(Bit Error Rate) 성능을 나타냄을 알 수 있었다.