• 한국멀티미디어학회논문지
• /
• 제18권6호
• /
• pp.723-733
• /
• 2015

High availability is of utmost importance in real-time embedded systems. Temporary failures due to software or hardware faults should not result in a system crash. To achieve high availability, embedded systems typically use a combination of hardware and software techniques. A watchdog timer is a hardware component in embedded microprocessors that can be used to automatically reset the processor if software anomalies are detected. The embedded system relies on a single watchdog timer, however, can be permanently disabled if the timer is not properly configured, e.g. falling into an indefinite loop. STM32F4 provides two different types of watchdog timer in terms of timing accuracy and robustness. In this paper, we propose a hybrid approach, called long-tail watchdog timer, to utilize both timers to achieve self-reliance in embedded systems even though one of timers fails. Experimental results confirm that the proposed approach successfully handles various failure scenarios and present performance comparisons between single watchdog timer and hybrid approach in terms of configuration parameters of watchdog timers in STM32F4, counter value and window size.

• 제어로봇시스템학회:학술대회논문집
• /
• 제어로봇시스템학회 2003년도 ICCAS
• /
• pp.1022-1027
• /
• 2003

The Motion controllers provide the sophisticated performance and enhanced capabilities we can see in the movements of robotic systems. Several types of motion controllers are available, some based on the kind of overall control system in use. PLC (Programmable Logic Controller)-based motion controllers still predominate. The many peoples use MCU (Micro Controller Unit)-based board level motion controllers and will continue to in the near-term future. These motion controllers control a variety motor system like robotic systems. Generally, They consist of large and complex circuits. PLC-based motion controller consists of high performance PLC, development tool, and application specific software. It can be cause to generate several problems that are large size and space, much cabling, and additional high coasts. MCU-based motion controller consists of memories like ROM and RAM, I/O interface ports, and decoder in order to operate MCU. Additionally, it needs DPRAM to communicate with host PC, counter to get position information of motor by using encoder signal, additional circuits to control servo, and application specific software to generate a various velocity profiles. It can be causes to generate several problems that are overall system complexity, large size and space, much cabling, large power consumption and additional high costs. Also, it needs much times to calculate velocity profile because of generating by software method and don't generate various velocity profiles like arbitrary velocity profile. Therefore, It is hard to generate expected various velocity profiles. And further, to embed real-time OS (Operating System) is considered for more reliable motion control. In this paper, the structure of chip-based precision motion controller is proposed to solve above-mentioned problems of control systems. This proposed motion controller is designed with a FPGA (Field Programmable Gate Arrays) by using the VHDL (Very high speed integrated circuit Hardware Description Language) and Handel-C that is program language for deign hardware. This motion controller consists of Velocity Profile Generator (VPG) part to generate expected various velocity profiles, PCI Interface part to communicate with host PC, Feedback Counter part to get position information by using encoder signal, Clock Generator to generate expected various clock signal, Controller part to control position of motor with generated velocity profile and position information, and Data Converter part to convert and transmit compatible data to D/A converter.

• 한국정보통신학회논문지
• /
• 제9권4호
• /
• pp.798-803
• /
• 2005

본 논문은 IEEE 802.11i 무선 랜 보안을 위한 AES(Advanced Encryption Standard) 기반 CCMP Core의 설계에 대해서 기술한다. 설계된 CCMP 코어는 데이터 기밀성을 위한 counter 모드와 사용자 인증 및 데이터 무결성 검증을 위한 CBC(Cipher Block Chaining) 모드가 두개의 AES 암호 코어로 병렬 처리되도록 함으로써 전체 성능의 최적화를 이루었다. AES 암호 코어의 하드웨어 복잡도에 가장 큰 영향을 미치는 S-box를 composite field 연산방식을 적용하여 설계함으로써 기존의 LUT(Lookup Table)로 구현하는 방식에 비해 게이트 수가 약 $20\%$ 감소되도록 하였다. 0.25-um CMOS cell 라이브러리로 합성한 결과 13,360개의 게이트로 구현되었으며, 54-MHz의 클럭으로 안전하게 동작하여 168 Mbps의 성능이 예상된다. 설계된 CCMP코어는 Altera Excalibur SoC 칩에 구현하여 동작을 검증하였다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2005년도 춘계종합학술대회
• /
• pp.367-370
• /
• 2005

본 논문은 IEEE 802.11i 무선 랜 보안을 위한 AES(Advanced Encryption Standard) 기반 CCMP Core의 설계에 대해서 기술한다. 설계된 CCMP 코어는 데이터 기밀성을 위한 counter 모드와 사용자 인증 및 데이터 무결성 검증을 위한 CBC(Cipher Block Chaining) 모드가 두개의 AES 암호 코어로 병렬 처리되도록 함으로써 전체 성능의 최적화를 이루었다. AES 암호 코어의 하드웨어 복잡도에 가장 큰 영향을 미치는 S-box를 composite field 연산방식을 적용하여 설계함으로써 기존의 LUT(Lookup Table)로 구현하는 방식에 비해 게이트 수가 약 25% 감소되도록 하였다. 0.25-um CMOS cell 라이브러리로 합성한 결과 15,450개의 게이트로 구현되었으며, 50-MHz의 클럭으로 안전하게 동작하여 128 Mbps의 성능이 예상된다. 설계된 CCMP코어는 Altera Excalibur SoC 칩에 구현하여 동작을 검증하였다.

• ETRI Journal
• /
• 제30권6호
• /
• pp.790-798
• /
• 2008

Recently, NAND flash memory has emerged as a next generation storage device because it has several advantages, such as low power consumption, shock resistance, and so on. However, it is necessary to use a flash translation layer (FTL) to intermediate between NAND flash memory and conventional file systems because of the unique hardware characteristics of flash memory. This paper proposes a new clustered FTL (CFTL) that uses clustered hash tables and a two-level software cache technique. The CFTL can anticipate consecutive addresses from the host because the clustered hash table uses the locality of reference in a large address space. It also adaptively switches logical addresses to physical addresses in the flash memory by using block mapping, page mapping, and a two-level software cache technique. Furthermore, anticipatory I/O management using continuity counters and a prefetch scheme enables fast address translation. Experimental results show that the proposed address translation mechanism for CFTL provides better performance in address translation and memory space usage than the well-known NAND FTL (NFTL) and adaptive FTL (AFTL).

• Journal of Positioning, Navigation, and Timing
• /
• 제11권3호
• /
• pp.181-189
• /
• 2022

The public open signals from Global Navigation Satellite System (GNSS) including Global positioning system (GPS) are used widely by many peoples in the world except for the public regulated restriction signals which are encrypted. Nowadays there are growing concerns about GNSS signal spoofing which can deceive the GNSS receivers by abusing these open services. To counter these spoofing threats, many researches have been studied including array antenna techniques which can detect the direction of arrival by means of Multiple Signal Classification (MUSIC) algorithm. Originally the array antenna techniques were developed to countermeasure the jamming signal in electronic warfare by using the nulling or beamforming algorithm toward a certain direction. In this paper, we study the anti-spoofing techniques using array antenna to overcome the jamming and spoofing issues simultaneously. First, we will present the theoretical analysis results of spoofing signal response of Minimum Variance Distortionless Response (MVDR) algorithm in array antenna. Then the eigenvector algorithm of covariance matrix is suggested and verified to work with the existing anti-jamming method. The modeling and simulation are used to verify the effectiveness of the anti-spoofing algorithm. Also, the field test results show that the array antenna system with the proposed algorithms can perform the anti-spoofing function. This anti-spoofing method using array antenna is very effective in the view point of solving both the jamming and spoofing problems using the same array antenna hardware.

• 대한전자공학회논문지SD
• /
• 제44권3호
• /
• pp.35-42
• /
• 2007

타원곡선 암호 시스템에서 유한체 연산은 핵심적인 부분을 차지하고 있지만 나눗셈 연산의 경우 연산 과정이 복잡하여 이를 위한 효율적인 알고리즘 및 하드웨어 설계가 필요하다. 본 논문에서는 매우 큰 소수 m을 가지는 $GF(2^m)$상에서 효율적인 면적과 연산시간을 갖는 Radix-4 시스톨릭 나눗셈기를 제안한다. 제안된 유한체 나눗셈기는 유클리드 알고리즘과 표준기저 방식을 사용하였다. 수학적 정리를 통한 효율적인 알고리즘과 Radix-4에 맞는 새로운 카운터 구조를 제안하였고 이를 VLSI 설계에 적합하도록 시스톨릭 구조를 이용하여 설계하였다. 제안된 구조는 기존의 병렬 및 직렬 나눗셈기, Digit-serial 시스톨릭 나눗셈기와 비교해서 효율적인 면적과 연산 시간을 갖는다. 본 연구에서는 $GF(2^{193})$에서 동작하는 유한체 나눗셈기를 설계하였으며, 동부아남 $0.18{\mu}m$ 표준 셀 라이브러리를 사용하여 합성한 결과 최대 동작 주파수는 400MHz이다.

• 항공우주기술
• /
• 제11권2호
• /
• pp.39-48
• /
• 2012

인공위성에 사용되는 자이로 센서는 출력 형태에 따라 누적형, 증분형, 각속도 제공형 등으로 나눌 수 있다. 이들 중 누적각을 제공하는 자이로는 보통 이진 카운터를 사용하며 누적각이 카운터의 최대값을 넘어서는 경우는 롤오버(Roll-over) 하도록 설계되어 있다. 이로 인해 각속도를 계산하는 과정에 제한 사항이 발생하며 계산할 수 있는 각속도는 센서 자체가 측정할 수 있는 영역보다 작은 영역으로 제한된다. 본 연구에서는 누적각을 제공하는 자이로 센서의 일반적인 각속도 계산 방법을 소개하고 일반적인 방법이 가지는 최대측 정영역의 한계를 넘어서는 각속도를 계산할 수 있는 방법을 제안한다. 제안된 방법은 입력 각속도의 변화에 제한이 있는 경우에만 적용이 가능하며 입력 각속도의 변화와 확장 가능한 영역의 범위를 정량적으로 유도하였다. 마지막으로 모의실험을 통하여 제안된 방법의 타당성을 검증하였다.

• 한국의학물리학회지:의학물리
• /
• 제3권1호
• /
• pp.71-78
• /
• 1992

생체신호 측정 및 처리에 있어서 GUI(graphic user interface)를 도입, 개인용 컴퓨터에서 실현가능한 신호처리 시스템을 구현하였다. 전치증폭장치에서 입력된 신호를 A/D converter로 처리, RS-232C 통신방식으로 개인용 컴퓨터에 전송 저장한 후, 이를 Windows환경에서 사용할 수 있도록 Visual basic으로 programming하였으며, DPS(digital signal processing)루틴에서 digital filtering, FFT처리 등의 신호처리 및 신호해석을 위한 연산과정을 실행하여 화면과 프린트로 출력 되도록 하였다. 본 연구를 통해서 일예로 heart-rate variability에 적용하였으며, 전치증폭회로 및 시스템 설계에 요구되는 하드웨어와 소프트웨어를 소개하고, 그 출력형태를 나타내었다 이러한 방식은 임상분야에서 개인용 컴퓨터를 이용하여 손쉽게 데이타를 입출력 하므로서 동물실험이나 실제 임상에 적용할 수 있으며, 이러한 시스템의 폭넓고 유용한 활용을 위해서는 신호모델에 대한 최적화 계수 추출, 잡음제거, 해석 및 처리결과를 위한 데이타를 가공하는 연산 소프트웨어 개발의 지속적 연구가 필요할 것으로 보인다.

• 전기학회논문지P
• /
• 제63권4호
• /
• pp.219-225
• /
• 2014

The purpose of this paper is to control of the low-speed, high-precision PMSM 2-axes pitch/turning. In this paper, apply the PAM-PWM inverter for it. However, The PAM-PWM inverter, control algorithms and hardware is complex. But it is possible to improve the performance in the low-speed operation can reduce the effect of the PWM ripple and Dead Time of inverter by applying suitable DC-bus voltage control. The direct driver PMSM(Permanent Magnet Synchronous Motor) configured to vector control part, PAM control part and the other controller. The vector control part includes PI current, speed control, additional space vector modulation. PAM control part has to have PI voltage controller and P current controller for DC-bus voltage control. Besides, the motor position estimator, the speed estimator and the counter electromotive force and Dead Time Compensation are added. With this arrangement, PMSM was driven with a low pole pitch/turning by performing the current control to the current command or torque command is the paper. As a result, it was possible to minimize the disturbance component that appears in the drive in proportion to the DC voltage magnitude. The use of a hydraulic drive method for a two-axis bubble column is a typical tank. When using the PWM PAM inverter driver is in the turret can be driven by high-precision, low vibration, low noise compared to the hydraulic drive may contribute to the computerization of the turret.