• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.1031-1032
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• 2008

To process the dynamic images in real time, there could be many constraints on the hardware. Kalman Filter has been used to estimate motion information and use the information in predicting the appearance of targets in succeeding frames. This paper suggests algorithm about lane recognition using Kalman Filter which is one of operations research technique.

• 대한전자공학회논문지SD
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• 제47권6호
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• pp.22-34
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• 2010

기존의 영상 스케일러(scaler)들은 연산량과 하드웨어 복잡도를 줄이기 위해 선형 보간과 같은 간단한 보간을 적용함으로써 화질을 희생시키거나, 고품질 영상을 얻기 위하여 복잡한 보간 기법을 적용함으로써 전력소모와 크기가 큰 하드웨어 구조를 적용하여 왔다. 그러나 영상기기들의 소형화와 고화질 영상에 대한 사용자들의 욕구 증대로 소형, 저전력이면서 결과 영상의 화질 또한 우수한 스케일러의 개발이 중요시되고 있다. 따라서 본 논문은 실시간, 고화질, 소형, 저전력의 목표를 모두 달성할 수 있는 래스터 스캔(raster scan) 방식의 스케일러 하드웨어 구조를 제안한다. 본 논문에서 제안하는 스케일러는 기존의 3차 보간(cubic interpolation) 기법과 룩업테이블(look-up table) 구조를 개선하여 저전력화와 소형화를 달성하였다. 제안하는 스케일러 구조의 특징은 기존의 실시간 스케일러가 포함하던 버퍼를 라인메모리로 대체하여 메모리 접근 횟수를 줄임으로써 저전력을 달성할 수 있도록 했다는 것이며, 또한 기존의 룩업테이블 구조에서 사용하던 3차 보간 수식을 재정리하여 곱셈기 수와 룩업테이블의 크기를 줄임으로써 하드웨어를 소형화하는 방법을 제안하였다. 마지막으로 사용되는 계수의 크기에 따른 결과를 분석하여 영상의 화질과 하드웨어 크기 간의 최적의 타협점을 제시하였다.

• 대한전자공학회논문지SD
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• 제45권8호
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• pp.67-74
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• 2008

다양한 하드웨어 공유 및 최적화 방법을 적용하여 저면적/고성능 AES(Advanced Encryption Standard) 암호/복호 프로세서를 설계하였다. 라운드 변환블록 내부에 암호연산과 복호연산 회로의 공유 및 재사용과 함께 라운드 변환블록과 키 스케줄러의 S-Box 공유 등을 통해 회로 복잡도가 최소화되도록 하였으며, 이를 통해 S-Box의 면적을 약 25% 감소시켰다. 또한, AES 프로세서에서 가장 큰 면적을 차지하는 S-Box를 합성체 $GF(((2^2)^2)^2)$ 연산을 적용하여 구현함으로써 $GF(2^8)$ 또는 $GF((2^4)^2)$ 기반의 설계에 비해 S-Box의 면적이 더욱 감소되도록 하였다. 64-비트 데이터패스의 라운드 변환블록과 라운드 키 생성기의 동작을 최적화시켜 라운드 연산이 3 클록주기에 처리되도록 하였으며, 128비트 데이터 블록의 암호화가 31 클록주기에 처리되도록 하였다. 설계된 AES 암호/복호 프로세서는 약 15,870 게이트로 구현되었으며, 100 MHz 클록으로 동작하여 412.9 Mbps의 성능이 예상된다.

• 대한전자공학회논문지SD
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• 제45권6호
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• pp.89-95
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• 2008

본 논문에서는 필터방식 얼굴검출 하드웨어를 저전력 설계하고 그에 따른 전력 소모량을 분석하였다. 얼굴검출 하드웨어는 입력되는 영상에서 얼굴의 위치를 검출하며 내부적으로 6개 모듈과 11개의 모듈 간 버퍼가 삽입되어 각 모듈이 순환 연산한다. 따라서 저전력 설계를 위해 SLEEP 모드와 ACTIVE 모드를 적용하였고, 해당 하드웨어에 모듈별 그리고 레지스터별 클럭게이팅(Clock Gating) 기술을 적용하였다. 추가적으로 모듈간 버퍼는 메모리 파티션을 통해 메모리에서 소비하는 전력양을 줄였으며 게이트 레벨에서도 저전력 설계 기술(Gate level power optimization)을 적용하였다. 이는 삼성 0.18um 공정의 STD130 라이브러리를 사용하여 Synopsis(사)의 Power-Compiler를 통해 구현되었으며 동사의 Prime-Power에 의해 소비 전력량을 측정하였다. 그 결과 저전력 설계 기술을 적용하기 전과 비교하여 ACTIVE 모드일 경우 약 68%의 전력 소모를 줄였다.

• 정보보호학회논문지
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• 제20권1호
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• pp.3-16
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• 2010

최근 무선 센서 네트워크 보안 분야에서는 키 교환을 위한 부가적인 통신이 필요 없이 통신 엔터티 상호간에 암호화를 수행할 수 있는 페어링 암호가 주목받고 있다. 본 논문에서는 이러한 페어링 암호의 한 종류인 ${\eta}_T$ 페어링에 대한 효율적인 하드웨어 구현을 제시한다. 이를 위해 병렬 처리 및 레지스터/자원의 최적화에 기반한 ${\eta}_T$ 페어링 알고리즘에 대한 효율적인 하드웨어 구조를 제안하며, 제안한 구조를 GF($2^{239}$) 상에서 FPGA로 구현한 결과를 나타낸다. 제안한 구조는 기존의 구현 결과에 비해 Area Time Product에 있어 15% 나은 결과를 가진다.

• 전자공학회논문지CI
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• 제43권5호
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• pp.1-7
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• 2006

본 논문에서는 임베디드 시스템에서 사용되는 대표적 저전력 마이크로컨트롤러인 ATmega128을 대상으로 명령어 레벨의 소모전류를 측정, 모델링하였다. 마이크로컨트롤러가 소모하는 전류는 메모리의 접근 유무에 의해 차이가 나며, 메모리 접근 명령어가 메모리 비접근 명령어에 비해 내부 메모리 기준으로 17% 더 높은 전류소모를 나타낸다. 프로그램의 메모리 접근 명령어 사용빈도가 높을수록, 메모리 계층구조에서 낮은 계층의 정보를 접근할수록 프로그램의 전력소모는 비례한다고 관찰된다. 본 논문에서는 명령어 레벨의 소모전류모델화를 통하여 실제 프로그램의 전력소모를 예측, 분석하고 메모리 접근 명령어의 비율을 줄이는 방향으로 프로그램의 전력소모를 최적화한다. 또한 마이크로컨트롤러 기반 시스템에서 프로그램 실행 전력을 최적화할 수 있는 기법을 하드웨어와 소프트웨어 측면에서 다양하게 제안한다.

• Journal of Platform Technology
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• 제11권1호
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• pp.3-10
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• 2023

최근 Unmanned Aerial Vehicles (UAVs)은 높은 유동성 및 낮은 하드웨어 비용으로 5G, 6G 무선 통신에서 큰 관심을 받고 있다. 여전히 Blockage와 에너지 문제가 존재하지만 이러한 문제들은 Reconfigurable Intelligent Surface (RIS)를 활용하여 해결할 수 있다. 또한 RIS를 UAV 통신에 이용함으로써 신호를 받지 못하는 사용자에게 신호를 전송하여 Spectral Efficiency를 향상시키며, 에너지 소비를 줄일 수 있다. 현재 대부분의 연구들은 송신 전력과 RIS 위상을 교대로 최적화하여 Power Consumption 최소화 및 데이터 전송 Delay 최소화 등의 목적을 달성하였다. 본 논문에서는 대역폭 최적화를 포함하여 합산 정보 전달율을 최대화하는 알고리즘을 제안한다. 이에 대한 성능평가를 진행하였고, 시뮬레이션을 통해 제안한 알고리즘의 우수성을 보였다.

• 방송공학회논문지
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• 제21권3호
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• pp.341-348
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• 2016

HEVC 표준은 기존의 H.264 표준을 대체할 차세대 고효율 영상 압축 코덱이다. H.264 표준에 비해 약 50% 수준으로 비트레이트를 감소시켰지만 계산 복잡도는 약 1.4배 정도 증가하였다. 계산 복잡도를 낮추기 위해 다양한 고속화 알고리즘들이 제안되어 왔다. 인트라 코딩에는 rough mode decision(RMD) 기법이 적용되었다. 최적의 모드를 선정하기 위한 rate-distortion optimization (RDO) 과정은 복잡도가 높기 때문에 RMD를 사용하여 더 간소화된 방법으로 RDO 단계를 위한 후보 모드들을 선정한다. 그러나 큰 사이즈의 블록들의 경우 RMD 과정 역시 계산 복잡도를 줄일 필요가 있다. 본 논문에서는 RMD 과정에서 참조 픽셀을 가져오고, 예측 픽셀 생성하는 과정에서 다운 샘플링을 적용하였으며 참조 소프트웨어에 적용된 기존 RMD 방식에 비해 계산량을 70%가량 줄일 수 있었다. 이때 BDBR 증가는 0.04%로 미미한 수준이다. 제안한 다운샘플링 기법을 RMD 하드웨어에 적용하면 게이트 카운트는 약 33%, 버퍼의 크기는 약 66% 줄어든다.

• 대한전자공학회논문지SD
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• 제38권7호
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• pp.503-512
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• 2001

직교변환이나 필터처리를 위한 대부분의 DSP알고리즘에서는 내적을 효율적으로 처리할 수 있는 하드웨어 구조가 필수적이다. 내적을 계산하기 위한, 전통적인 MAC구조는 실리콘 면적의 비용이 높기 때문에 승산기가 없는 분산연산구조가 널리 사용된다. 본 논문은 분산연산구조에서 가산기 공유항을 최대로 추출하여 구현에 필요한 하드웨어의 요소를 최소화하기 위한 방법으로 신경망의 최적화 알고리즘을 이용하는 방법을 제안한다. 제안한 방법은 내적의 깊이에 따라 복잡해지는 가산기 공유항 추출 과정을 최적화함으로써 단시간에 최소의 FA와 FF를 이용한 최적의 가산-네트워크 구성이 가능하다. 또한, 제안한 방법을 적용한 DCT 설계에서는 기존의 ROM-기반 분산연산 보다도 효율적인 구성이 가능하다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제8권3호
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• pp.1058-1070
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• 2014

There are two major ways to implement depth estimation, multiple image depth estimation and single image depth estimation, respectively. The former has a high hardware cost because it uses multiple cameras but it has a simple software algorithm. Conversely, the latter has a low hardware cost but the software algorithm is complex. One of the recent trends in this field is to make a system compact, or even portable, and to simplify the optical elements to be attached to the conventional camera. In this paper, we present an implementation of depth estimation with a single image using a graphics processing unit (GPU) in a desktop PC, and achieve real-time application via our evolutional algorithm and parallel processing technique, employing a compute shader. The methods greatly accelerate the compute-intensive implementation of depth estimation with a single view image from 0.003 frames per second (fps) (implemented in MATLAB) to 53 fps, which is almost twice the real-time standard of 30 fps. In the previous literature, to the best of our knowledge, no paper discusses the optimization of depth estimation using a single image, and the frame rate of our final result is better than that of previous studies using multiple images, whose frame rate is about 20fps.