• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
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• pp.165-168
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• 2000

A hardware architecture to implement the SEED block cipher algorithm into one chip is described. Each functional unit is designed with VHDL hardware description language and synthesis tools. The designed hardware receives a 128-bit block of plain text input and a 128-bit key, and generates a 128-bit cipher block after 16-round operations after 8 clocks. The encryption time is within 20 nsec.

• 정보처리학회논문지A
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• 제10A권4호
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• pp.347-356
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• 2003

DCT 알고리즘은 내적을 효율적으로 처리할 수 있는 하드웨어 구조가 필수적이다. 내적 연산을 위한 기존의 방법들은 하드웨어 복잡도가 높기 때문에, 이론 줄이기 위한 방법으로 연산 공유 승산기가 제안되었다. 하지만 기존의 연산 공유 승산기는 전처리기 및 선택기의 비효율적 구조로 인한 성능저하의 문제점을 가지고 있다. 본 논문에서는 새로운 연산 공유 승산기를 제안하고 이를 1차원 DCT 프로세서에 적용하여 구현하였다. 연산 공유 승산기의 구조 및 논리 합성 비교 시 새로운 승산기는 기존에 비해 효율적인 하드웨어 구성이 가능함을 확인하였고, 1차원 DCT 프로세서 설계 시 기존 구현 방식들에 비해 우수한 성능을 나타내었다.

• 융합신호처리학회논문지
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• 제2권4호
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• pp.1-8
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• 2001

본 논문에서는 감소된 하드웨어 구조를 가지는 고성능 색조 변환 시스템을 제안한다. 입력 영상의 색조를 변환하기 위해서는 입력 영상의 색 온도를 구하는 것이 필요로 한다[1]. 색 온도를 구하기 위해서는 2-D 조명 색조 좌표에 의한 색 온도 계산 알고리즘을 필요로 한다. 그러나 20D 조명 색도 좌표 계산에 의해 색 온도 알고리즘을 채택하면 하드웨어 부담이 매우 큰 문제점이 있다. 그러므로 본 논문에서는 2-D 색 온도 알고리즘의 성능을 유지하면서, 하드웨어 복잡도를 감소시킬 수 있는 1-D 조명 색도 좌표에 의해 색 온도 계산 방법을 제안한다. 본 논문에서는 제안한 방법은 Xilinx Virtex FPGA XCV 2000E-6BG560을 이용하여 65MHz의 고속 동작과 1344*806의 고해상도를 가지는 fLCD-TV 시스템에서 검증하였다.

• 한국통신학회논문지
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• 제34권1B호
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• pp.47-55
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• 2009

최근의 네트워크 침입탐지 시스템에서는 침입이 의심되는 패킷을 나타내는 데 정규표현식이 사용되고 있다. 고속 네트워크를 통해서 입력되는 패킷을 실시간으로 검사하기 위해서는 하드웨어 기반 패턴 매칭이 필수적이며 변화되는 패턴 규칙을 다루기 위해서는 FPGA와 같은 재구성 가능한 디바이스를 사용하는 것이 바람직하다. FPGA의 동작 속도 제한으로 바이트 단위의 패킷 검사로는 실시간 검사를 할 수 없는 경우에 이를 해결하기 위해서 여러 바이트 단위로 검사하는 것이 필요하다. 본 논문에서는 정규표현식 패턴 매칭을 n바이트 단위로 처리하는 하드웨어의 구조와 설계 방법을 제시하고 이에 대한 패턴 매칭 회로 생성기를 구현한다. Snort 규칙에 대해 FPGA로 합성된 하드웨어는 n=4일 때에 규칙에 따라서 $2.62{\sim}3.4$배의 처리 속도 향상을 보였다.

• 한국산학기술학회논문지
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• 제10권7호
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• pp.1497-1502
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• 2009

자동노출은 피사체나 광원의 밝기 변화에 대응하여 카메라로부터 취득된 영상의 노출치를 일정하게 유지시켜주는 기능을 나타내며, CIS 기반 모바일 카메라의 핵심 구성 요소 중의 하나이다. 일반적으로 자동노출 알고리즘은 소프트웨어로 구현되어 CPU와 소프트웨어를 저장하기 위한 ROM을 내장하는 구조를 가지는데, 이는 유연성을 확보하는 대신 CPU와 메모리라는 비용증가로 이어지게 된다. 본 논문에서는 CIS 기반 모바일 카메라를 위하여 임의의 프레임율 가변기능과 아날로그 게인 조정이 가능한 자동 노출 알고리즘을 제안하고, FSM 기반으로 구성된 하드웨어 구조를 제안한다.

• 한국정보통신학회논문지
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• 제12권11호
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• pp.2045-2049
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• 2008

본 논문에서는 AMBA 기반으로 사용될 수 있는 H.264용 High Profile Intra Prediction을 구조를 제안한다. 설계된 모듈은 한 매크로 블록 당 최대 306 cycle내에 동작한다. 제안된 Encoder 구조를 검증하기 위하여 JM 13.2로부터 reference C를 개발하였으며, reference C로부터 test vector를 추출하여 설계된 회로를 검증하였다. 우리는 Hardware cost를 줄이기 위하여 plan mode를 제거 하였고, SAD 계산 방법과 8 pixel 병렬처리 등을 사용하여 Hardware cost와 cycle을 줄이는 방법을 채택하였다. 제안된 회로는 Full HD1080@fps 영상을 133MHz clock에서 동작시킬 수 있으며, 합성결과 TSMC 0.18um 공정에 램 포함 25만gate크기 이다.

• 한국산업융합학회 논문집
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• 제24권6_2호
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• pp.937-946
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• 2021

The floating crane is used to lift the heavyweight on the ocean. The floating crane has a winch system for lifting the heavyweight and the system is controlled by the winch control system. The heavyweight is lifted safely by control of the winch control system. Before the make the control system and controller, there are many restricted conditions to test and validate at design and development steps. In order to solve the problems, commonly use the HILS (Hardware-In-the-Loop-Simulation). HILS is the method of test and validation for the hardware control system. It can be composed of the control system in hardware with surrounding environments which is a virtual model. In this study, we developed the winch system model for HILS of the 150t winch control system in a floating crane. Through this simulation and winch model, it can be applied to HILS for the winch control system.

• ETRI Journal
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• 제30권1호
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• pp.141-151
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• 2008

In this paper, we introduce a new verification platform with ARM- and DSP-based multiprocessor architecture. Its simple communication interface with a crossbar switch architecture is suitable for a heterogeneous multiprocessor platform. The platform is used to verify the function and performance of a DVB-T baseband receiver using hardware and software partitioning techniques with a seamless hardware/software co-verification tool. We present a dual-processor platform with an ARM926 and a Teak DSP, but it cannot satisfy the standard specification of EN 300 744 of DVB-T ETSI. Therefore, we propose a new multiprocessor strategy with an ARM926 and three Teak DSPs synchronized at 166 MHz to satisfy the required specification of DVB-T.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권2호
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• pp.203-211
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• 2012

This paper proposes a $16{\times}16$ and $32{\times}32$ inverse transform architecture for HEVC (High Efficiency Video Coding). HEVC large transform of $16{\times}16$ and $32{\times}32$ suffers from huge computational complexity. To resolve this problem, we proposed a new large inverse transform architecture based on hardware reuse. The processing element is optimized by exploiting fully recursive and regular butterfly structure. To achieve low area, the processing element is implemented by shifters and adders without multiplier. Implementation of the proposed 2-D inverse transform architecture in 0.18 ${\mu}m$ technology shows about 300 MHz frequency and 287 Kgates area, which can process 4K ($3840{\times}2160$)@ 30 fps image.

• JSTS:Journal of Semiconductor Technology and Science
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• 제10권3호
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• pp.185-192
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• 2010

This paper presents a hardware-efficient auto-correlation scheme for the synchronization of MIMO-OFDM based wireless local area network (WLAN) systems, such as IEEE 802.11n. Carrier frequency offset (CFO) estimation for the frequency synchronization requires high complexity auto-correlation operations of many training symbols. In order to reduce the hardware complexity of the MIMO-OFDM synchronization, we propose an efficient correlation scheme based on time-multiplexing technique and the use of reduced samples while preserving the performance. Compared to a conventional architecture, the proposed architecture requires only 27% logic gates and 22% power consumption with acceptable BER performance loss.