• 대한전자공학회논문지SD
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• 제45권6호
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• pp.80-88
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• 2008

본 논문에서는 스마트카드 적용을 위하여 국내외 블록 암호화 표준 알고리즘인 3-DES(Triple Data Encryption Standard), AES(Advanced Encryption Standard), SEED, HASH(SHA-1)를 통합한 저전력 암호화 엔진을 하드웨어로 구현하였다. 휴대용 기기에 필수적인 작은 면적과 저전력을 위하여 하나의 라운드에 대한 각각의 암호화 블록을 구현한 후 반복동작을 하도록 설계하였고 두 단계의 클록 게이팅 기술을 적용하였다. 설계한 통합 암호화 엔진은 ALTERA Excalibur EPXA10F1020C2를 사용하여 검증하였고 합성결과 7,729 LEs와 512 바이트 ROM을 사용하여 최대 24.83 MHz 속도로 동작이 가능하였다. 삼성 0.18 um STD130 CMOS 스탠다드 셀 라이브러리로 합성한 결과 44,452 게이트를 사용하며 최대 50 MHz의 속도로 동작이 가능하였다. 또한 전력소모를 측정한 결과 25 MHz의 속도로 동작할 경우 3-DES, AES, SEED, SHA-1 모드일 때 각각 2.96 mW, 3.03 mW, 2.63 mW, 7.06 mW의 전력소모를 할 것으로 예측되었다. 이러한 저전력 통합 암호화 엔진은 스마트카드 적용에 가장 적합한 구조를 갖고 있으며 그 외에도 다양한 암호화 시스템에 적용될 수 있을 것으로 판단된다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 추계학술대회
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• pp.755-758
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• 2014

본 논문에서는 고해상도를 위한 고성능 HEVC(High Efficiency Video Coding) 디블록킹 필터 하드웨어 구조를 제안한다. 제안하는 하드웨어 구조는 필터링 수행시간 단축과 게이트 수 감소를 위한 효율적인 필터링 순서 및 메모리 구조를 가진다. 제안하는 필터링 순서는 전처리 단계에서 단일 포트 SRAM에 데이터를 저장할 때 발생하는 지연시간을 감소시켰고, 고해상도 영상의 실시간 처리를 위해 4단 파이프라인 구조와 10개의 메모리 구조로 설계하였다. 제안하는 메모리 구조는 단일 포트 SRAM을 접근하면서 발생하는 해저드 문제를 해결하였다. 또한 필터링 수행시간을 단축하기 위해 두개의 필터를 사용하여 병렬처리 구조로 구현하였으며, 저전력 하드웨어 구조를 위해 클록 게이팅 구조로 설계하였다. 본 논문에서 제안하는 디블록킹 필터 부호화기 하드웨어는 Verilog HDL로 설계 하였으며, TSMC $0.18{\mu}m$ CMOS 표준 셀 라이브러리를 이용하여 합성한 결과 100k개의 로직 게이트로 구현되었다. 또한, 동작 주파수는 150MHz에서 4K 해상도인 $4096{\times}2160@30$ 처리가 가능하다.

• 한국조명전기설비학회지:조명전기설비
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• 제7권6호
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• pp.27-33
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• 1993

본 논문에서는 몬테카를로 시뮬레이션을 이용하여 복잡한 다면 실내공간에서 조도분포를 예측하는 방법을 제안하였다. 광원으로부터 방사하는 빛을 배광분포에 따른 가중치를 가지고 진행하는 입자로 가정하였으며 광원에서 방출된 빛의 경로를 추적하여 반사면과의 교점을 구한다. 그리고 반사면의 반사율을 고려하여 이자가 반사 또는 흡수될 것인가를 판단하고 그 입자가 흡수될 때까지 입자의 진행을 반복한다. 무수히 많은 입자에 대해 위와 같은 과정을 반복하면 실내면의 조도분포를 얻을 수 있다. 보다 세밀한 측정을 위하여 각 실내면은 매우 작은 미소면적으로 분할하였다. 그리고, 실제공간에서도 응용될 수 있도록 실제의 공간과 유사한 다면 실내공간에 대해서 시뮬레이션을 하였으며, 조도분포에 따라 이차원의 등조도 곡선과 삼차원의 조도분포곡선을 그렸다. 실제로 모델공간을 제작하여 조도를 측정해 본 결과, 실험치와 계산치의 오차가 평균 2.3% 이내로 되었다.

• 대한전자공학회논문지SD
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• 제47권3호
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• pp.35-40
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• 2010

본 논문에서는 저비용, 저전력 카메라 폰 구현을 위한 하드웨어 자원 공유가 가능한 구조의 카메라 제어 프로세서를 제안한다. 제안한 카메라 제어 프로세서의 구조는 내부에 직접 접근 경로를 내장함으로써 베이스 밴드 프로세서가 카메라 제어 프로세서의 하드웨어 자원을 직접 활용할 수 있도록 하여 베이스 밴드 프로세서의 기능 확장과 성능 향상을 도모하는데 그 목적이 있다. 또한, 제안한 구조와 결합하여 블록 단위 클럭 차단 기법을 적용하여 저전력 소비를 구현한 결과를 기술하였다. 따라서 제안한 카메라 제어 프로세서는 시스템의 하드웨어 자원 효율성을 향상시켜 저전력, 저비용 카메라 폰 시스템 구현을 가능하게 한다. 제안한 카메라 제어 프로세서는 0.18um CMOS 공정을 사용하여 제작되었으며 면적은 $3.8mm\;{\times}\;3.8mm$이다.

• 한국산학기술학회논문지
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• 제16권9호
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• pp.5737-5742
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• 2015

인서트 사출 성형은 용융 플라스틱을 인서트가 삽입된 금형에 주입하는 공정이다. 사출 과정 중에 인서트는 용융 플라스틱이 가하는 압력에 의해 변형될 수 있다. 인서트의 변형은 인서트 주변의 유로 폭을 변화시키고, 이것은 미성형이나 성형품의 뒤틀림 같은 심각한 결함을 야기시킬 수 있다. 인서트의 변형을 감소시키기 위해서는 게이트 시스템, 인서트 형상, 성형 조건 등을 성공적으로 설계해야 한다. 본 연구에서는 BLDC 모터 고정자의 사출 성형 시 발행하는 인서트의 변형을 수치해석을 통하여 분석하였다. 인서트 변형을 감소시키기 위하여 게이트 위치와 인서트 형상을 수정하였다. 마지막으로, 수정된 설계로 사출 성형을 수행하고, 변형이 감소되었음을 확인하였다.

• 대한전자공학회논문지SD
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• 제47권1호
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• pp.20-27
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• 2010

본 논문에서는 고성능 H.264/AVC 복호기 설계를 위해 디블록킹 필터의 수행시간 단축과 저전력 설계를 위한 필터링 순서 및 효율적인 메모리 구조를 제안하고 5단 파이프라인으로 구성된 필터의 설계에 대해 기술한다. 디블록킹 필터는 블록 경계에서 발생하는 왜곡을 제거하여 영상의 화질을 개선시키지만 하나의 경계에 여러 번 필터링을 수행하여 많은 메모리 접근과 반복되는 연산과정이 수반된다. 따라서 본 논문에서는 메모리 접근과 필터 수행 사이클을 최소화하는 새로운 필터 순서를 제안 하고 반복되는 연산의 효율적 관리를 위해 파이프라인 구조를 적용하였다. 제안하는 디블록킹 필터는 메모리 읽기, 임계값 계산, 전처리 연산, 필터 연산, 메모리 쓰기로 구성된 5단 파이프라인으로 구현되어 순차적인 필터 연산에 병렬적 처리가 가능하며 각 단계에 클록 게이팅을 적용하여 하드웨어 자원에 불필요한 전력을 감소시켰다. 또한, 적은 내부 트랜스포지션 버퍼를 사용하면서 필터링 순서를 효율적으로 개선하여 필터 수행을 위한 메모리 접근과 수행 사이클을 감소시켰다. 제안하는 디블록킹 필터의 하드웨어는 Verilog HDL로 설계 하였으며 기존의 복호기에 통합하여 Modelsim 6.2g 시뮬레이터를 이용해 검증하였다. 입력으로는 표준 참조 소프트웨어 JM9.4 부호기를 통해 압축한 다양한 QCIF영상 샘플을 사용하였다. 기존 필터들과 수행 사이클을 비교한 결과, 제안하는 구조의 설계가 비교적 적은 트랜스포지션 버퍼를 사용했으며 최소 20%의 수행 사이클이 감소함을 확인하였다.

• 한국정보통신학회논문지
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• 제19권1호
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• pp.178-184
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• 2015

본 논문에서는 UHD(Ultra High Definition) 영상을 위한 고성능 HEVC(High Efficiency Video Coding) 디블록킹 필터 하드웨어 구조를 제안한다. 제안하는 하드웨어 구조는 필터링 수행시간 단축을 위해 두 개의 필터로 구성된 4단 파이프라인 구조를 가지며 경계강도 모듈을 병렬 구조로 설계하였다. 또한 저전력 하드웨어 구조를 위해 파이프라인의 단계를 클록 게이팅으로 설계하였고, 파이프라인 과정에서 단일 포트 SRAM에 접근할 때 발생하는 해저드 문제를 해결하기 위해 분할된 메모리 구조로 설계하였다. 전처리 단계에서 단일 포트 SRAM에 데이터를 저장할 때 발생하는 지연시간을 감소하기 위해 새로운 필터링 순서를 제안하였다. 본 논문에서 제안하는 디블록킹 필터 하드웨어 구조는 Verilog HDL로 설계 하였으며, TSMC 0.18um CMOS 표준 셀 라이브러리를 이용하여 합성한 결과 22k 개의 로직 게이트로 구현되었다. 또한, 동작 주파수는 150MHz에서 UHD급 8K 해상도인 $7680{\times}4320@60fps$ 처리가 가능하고 최대 동작 주파수는 285MHz이다. 제안하는 하드웨어 구조의 기본 처리단위 당 사이클 수를 비교 분석한 결과, 처리율이 기존 구조 대비 32% 향상된 결과를 얻었다.

• 대한전자공학회논문지SD
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• 제43권6호
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• pp.47-52
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• 2006

본 논문에서는 130nm 이하의 초미세 공정을 위한 저전력 32비트$\times$32비트 곱셈기를 제안한다. 공정이 미세화 되어감에 따라 누설 전류에 의한 정적 전력이 급격하게 증가하여 동적 전력에 비해 무시하지 못할 수준에까지 이르게 된다. 최근 들어 동적 전력과 정적 전력을 동시에 줄일 수 있는 방법으로 MTCMOS에 기반하는 전원 차단 방법이 널리 쓰이고 있지만, 대규모 블록의 전원이 복귀될 때 심각한 전원 잡음이 발생하는 단점이 있다. 따라서 제안하는 곱셈기는 파이프라인 스테이지를 따라 순차적으로 전원을 차단하고 복귀함으로 전원 잡음을 완화시킨다. $0.35{\mu}m$ 공정에서 칩 제작 후 측정하고 130nm 및 90m 공정에서 게이트-트랜지션 수준 모의실험을 실시한 결과 유휴 상태에서의 전력 소모는 $0.35{\mu}m$, 130nm 및 90nm 공정에서 각각 $66{\mu}W,\;13{\mu}W,\;6{\mu}W$이었으며 동작 시 전력 소모의 $0.04\sim0.08%$에 불과하였다. 기존의 클록 게이팅 기법은 공정이 미세화되어감에 따라 전력 감소 효율이 떨어지지만 제안하는 곱셈기에서는 이러한 문제점이 발생하지 않았다.

• Molecules and Cells
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• 제27권5호
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• pp.591-599
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• 2009

Nicotinic acetylcholine receptors (nAChRs) play important roles in nervous system functions and are involved in a variety of diseases. We previously demonstrated that ginsenosides, the active ingredients of Panax ginseng, inhibit subsets of nAChR channel currents, but not ${\alpha}7$, expressed in Xenopus laevis oocytes. Mutation of the highly conserved Leu247 to Thr247 in the transmembrane domain 2 (TM2) channel pore region of ${\alpha}7$ nAChR induces alterations in channel gating properties and converts ${\alpha}7$ nAChR antagonists into agonists. In the present study, we assessed how point mutations in the Leu247 residue leading to various amino acids affect 20(S)-ginsenoside $Rg_3$ ($Rg_3$) activity against the ${\alpha}7$ nAChR. Mutation of L247 to L247A, L247D, L247E, L247I, L247S, and L247T, but not L247K, rendered mutant receptors sensitive to $Rg_3$. We further characterized $Rg_3$ regulation of L247T receptors. We found that $Rg_3$ inhibition of mutant ${\alpha}7$ nAChR channel currents was reversible and concentration-dependent. $Rg_3$ inhibition was strongly voltage-dependent and noncompetitive manner. These results indicate that the interaction between $Rg_3$ and mutant receptors might differ from its interaction with the wild-type receptor. To identify differences in $Rg_3$ interactions between wild-type and L247T receptors, we utilized docked modeling. This modeling revealed that $Rg_3$ forms hydrogen bonds with amino acids, such as Ser240 of subunit I and Thr244 of subunit II and V at the channel pore, whereas $Rg_3$ localizes at the interface of the two wild-type receptor subunits. These results indicate that mutation of Leu247 to Thr247 induces conformational changes in the wild-type receptor and provides a binding pocket for $Rg_3$ at the channel pore.