• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
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• pp.347-350
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• 2004

The substrate parameters of Si MOSFET equivalent circuit model were directly extracted from measured S-Parameters in the GHz region by using simple 2-port parameter equations. Using the above extract ion method, bias and gate length dependent curves of substrate parameters in the RF region are obtained by varying drain voltage at several short channel devices with various gate lengths. These extract ion data will greatly contribute to scalable RF nonlinear substrate modeling.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.295-298
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• 1999

AlGaAs/InGaAs power P-HEMTS (Pseudo-morphic High Electron Mobility Transistors) with 1.0-${\mu}{\textrm}{m}$ gate length for PCS applications have been fabricated. We adopted single heterojunction P-HEMT structure with two Si-delta doped layer to obtain higher current density. It exhibits a maximum current density of 512㎃/mm, an extrinsic transconductance of 259mS/mm, and a gate to drain breakdown voltage of 12.0V, respectively. The device exhibits a power density of 657㎽/mm, a maximum power added efficiency of 42.1%, a linear power gain of 9.85㏈ respectively at a drain bias of 6.0V, gate bias of 0.6V and an operation frequency of 1.765㎓.

• 한국정보통신학회논문지
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• 제16권6호
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• pp.1266-1272
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• 2012

게이트 길이와 폭이 다른 InGaZnO 박막 트랜지스터를 제작하고 소자의 크기에 따른 문턱전압과 음의 게이트 전압 스트레스 후의 소자 특성 저하에 관한 연구를 수행하였다. 게이트 길이가 짧은 소자는 문턱전압과 문턱전압 아래의 기울기 역수가 감소하였고 채널 폭이 작은 소자는 문턱전압이 증가 하였다. 음의 게이트 전압 스트레스 후에는 전달특성 곡선이 왼쪽으로 이동하였고 문턱전압은 감소하였으며 문턱전압 아래의 기울기 역수는 변화가 거의 없었다. 이러한 결과는 게이트 유전체에 포획된 홀 때문으로 사료된다. 게이트에 음의 스트레스 전압을 인가한 후에 게이트 길이가 짧을수록 그리고 게이트 폭이 증가할수록 문턱전압의 변화가 적은 것은 홀 주입이 적기 때문으로 사료된다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제3권3호
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• pp.145-152
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• 2003

Electrical gate and drain characteristics of double heterostructure InAlAs/InGaAs pseudomorphic HEMTs have been investigated under sub-bandgap photonic excitation ($hv). Drain $(V_{DS})-,{\;}gate($V_{DS})-$, and optical power($P_{opt}$)-dependent variation of the abnormal gate leakage current and associated physical mechanisms in the PHEMTs have been characterized. Peak gate voltage ($V_{GS,P}$) and the onset voltage for the impact ionization ($V_{GS.II}$) have been extracted and empirical model for their dependence on the $V_{DS}$ and $P_{opt} have been proposed. Anomalous gate and drain current, both under dark and under sub-bandgap photonic excitation, have been modeled as a parallel connection of high performance PHEMT with a poor satellite FET as a parasitic channel. Sub-bandgap photonic characterization, as a function of the optical power with $h\nu=0.799eV$, has been comparatively combined with those under dark condition for characterizing the bell-shaped negative humps in the gate current and subthreshold drain leakage under a large drain bias.

• 전자공학회논문지
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• 제50권8호
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• pp.285-291
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• 2013

본 논문은 금속 산화물 반도체의 산화막 두께, 채널 폭과 길이에 따른 실리콘 산화막의 신뢰성 특성을 연구하였다. 스트레스전류와 전이전류는 스트레스 전압에 의하여 발생된다. 스트레스 유기 누설전류는 스트레스 전압 인가 동안과 인가 후의 실리콘 산화막에 나타난다. 이때 저레벨 스트레스 전압에 의한 저레벨 누설전류는 저전압 인가 동안과 인가 후의 얇은 실리콘 산화막에서 발생한다. 저레벨 누설전류는 각각 스트레스 바이어스 조건에 따라 스트레스전류와 전이전류를 측정하였다. 스트레스 채널전류는 일정한 게이트 전압이 인가동안 측정하였고 전이 채널전류는 일정한 게이트 전압을 인가한 후에 측정하였다. 본 연구는 소자의 구동 동작 신뢰성을 위하여 저레벨 스트레스 바이어스 전압에 의한 스트레스 전류와 전이전류가 발생되어 이러한 저레벨 누설전류를 조사하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 1999년도 추계학술대회 논문집
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• pp.445-448
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• 1999

In this Paper, we present simple physical model of the Capacitance characteristics for GaAs MESFET\`s in wide temperatures. In this model, gate-source and gate-drain capacitances are represented by analytical expressions which are classified into three different regions for bias voltage. This model contained the temperature dependent variable that is the built-in voltage and the depletion width. Using the equations obtained in this work a submicron gate length MESFET has simulated and theoretical result are in good agreement with the experimental measurement.

• 전자공학회논문지A
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• 제32A권6호
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• pp.41-50
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• 1995

A state-of-the-arts GaAs power metal semiconductor field effect transistor (MESFET) for 3.3V operation digital hand-held phone at 900 MHz has been developed for the first time, The FET was fabricated using a low-high doped structures grown by molecular beam epitaxy (MBE). The fabricated MESFETs with a gate width of 16 mm and a gate length of 0.8 .mu.m shows a saturated drain current (Idss) of 4.2A and a transconductance (Gm) of around 1700mS at a gate bias of -2.1V, corresponding to 10% Idss. The gate-to-drain breakdown voltage is measured to be 28 V. The rf characteristics of the MESFET tested at a drain bias of 3.3 V and a frequencyof 900 MHz are the output power of 32.3 dBm, the power added efficiency of 68%, and the third-ordr intercept point of 49.5 dBm. The power MESFET developed in this work is expected to be useful as a power amplifying device for digital hand-held phone because the high linear gain can deliver a high power added efficiency in the linear operation region of output power and the high third-order intercept point can reduce the third-order inter modulation.

• E2M - 전기 전자와 첨단 소재
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• 제7권1호
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• pp.57-63
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• 1994

Aluminum oxide($Al_2{O_3}$) offers some unique advantages over the conventional silicon dioxide( $SiO_{2}$) gate insulator: greater resistance to ionic motion, better radiation hardness, possibility of obtaining low threshold voltage MOS FETs, and possibility of use as the gate insulator in nonvolatile memory devices. We have undertaken a study of the dielectric breakdown of $Al_2{O_3}$ on Si deposited by GAIVBE technique. In our experiments, we have varied the $Al_2{O_3}$ thickness from 300.angs. to 1400.angs. The resistivity of $Al_2{O_3}$ films varies from 108 ohm-cm for films less than 100.angs. to 10$_{13}$ ohm-cm for flims on the order of 1000.angs. The flat band shift is positive, indicating negative charging of oxide. The magnitude of the flat band shift is less for negative bias than for positive bias. The relative dielectric constant was 8.5-10.5 and the electric breakdown fields were 6-7 MV/cm(+bias) and 11-12 MV/cm (-bias).

• JSTS:Journal of Semiconductor Technology and Science
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• 제10권2호
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• pp.79-99
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• 2010

Pulsed current-voltage (I-V) methods are introduced to evaluate the impact of fast transient charge trapping on the performance of high-k dielectric transistors. Several pulsed I-V measurement configurations and measurement requirements are critically reviewed. Properly configured pulsed I-V measurements are shown to be capable of extracting such device characteristics as trap-free mobility, trap-induced threshold voltage shift (${\Delta}V_t$), as well as effective fast transient trap density. The results demonstrate that the pulsed I-V measurements are an essential technique for evaluating high-$\kappa$ gate dielectric devices.

• 대한전자공학회논문지SD
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• 제49권1호
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• pp.1-7
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• 2012

산화물 박막트랜지스터를 이용하여 액정 디스플레이 패널에 내장할 수 있는 새로운 게이트 드라이버 회로를 설계하고 제작하였다. 산화물 박막트랜지스터는 문턱전압이 음의 값을 갖는 경우가 많기 때문에 본 회로에서는 음의 게이트 전압을 인가하여 트랜지스터를 끄는 방법을 적용하였다. 또한 세 개의 풀다운 트랜지스터를 병렬로 배치하고 번갈아 사용하므로 안정적인 동작이 가능하다. 제안한 회로는 트랜지스터의 문턱전압이 -3 V ~ +6 V인 범위에서 정상적으로 동작하는 것을 시뮬레이션을 통해서 확인하였으며, 실제로 유리 기판 상에 제작하여 안정적으로 동작하는 것을 검증하였다.