• JSTS:Journal of Semiconductor Technology and Science
• /
• 제11권2호
• /
• pp.104-110
• /
• 2011

A CMOS Image Sensor (CIS) mounted on mobile appliances requires low power consumption due to limitations of the battery life cycle. In order to reduce the power consumption of CIS, we propose novel power reduction techniques such as a data flip-flop circuit with leakage current elimination and a low power single slope analog-to-digital (A/D) converter with a sleep-mode comparator. Based on 0.13 ${\mu}m$ CMOS process, the chip satisfies QVGA resolution (320 ${\times}$ 240 pixels) that the cell pitch is 2.25 um and the structure is a 4-Tr active pixel sensor. From the experimental results, the performance of the CIS has a 10-b resolution, the operating speed of the CIS is 16 frame/s, and the power dissipation is 25 mW at a 3.3 V(analog)/1.8 V(digital) power supply. When we compare the proposed CIS with conventional ones, the power consumption was reduced by approximately 22% in the sleep mode, and 20% in the active mode.

• 한국정보통신설비학회:학술대회논문집
• /
• 한국정보통신설비학회 2005년도 하계학술대회
• /
• pp.159-165
• /
• 2005

The proposed optical transmitter is composed of FF(flip flop) , PLL (phase locked loop), reference clock generator, serializer and LD driver 10x250 Mb/s data arrays are translated to the 2.5 Gb/s data signal by serializer. In this case, 1 data bus is allocated usually as a reference clock for synchronization. In this proposed optical transmitter, 125 MHz reference clock is generated from 10x250 Mb/s data arrays by reference clock generator. From this method. absent of reference clock bus is available and more data transmission become possible. To achieve high speed operation, the serializer circuit is designed as two stacks. For 10:1 serialization, 10 clocks that have 1/10 lambda differences is essential, so the VCO (voltage controlled oscillator) composed of 10 delay buffers is designed. PLL is for runing at 250 MHz, and dual PFD(phase frequency detector) is adopted for fast locking time. The optical transmitter is designed by using 0.35 um CMOS technology.

• 전자공학회논문지
• /
• 제53권7호
• /
• pp.17-26
• /
• 2016

본 논문에서는 무선 통신 시스템 및 휴대용 비디오 처리 시스템과 같은 다양한 시스템 반도체 응용을 위한 12비트 60MS/s 0.18um CMOS Flash-SAR ADC를 제안한다. 제안하는 Flash-SAR ADC는 고속으로 동작하는 flash ADC의 장점을 이용하여 우선 상위 4비트를 결정한 후, 적은 전력 소모를 갖는 SAR ADC의 장점을 이용하여 하위 9비트를 결정함으로써 해상도가 증가함에 따라 동작 속도가 제한이 되는 전형적인 SAR ADC의 문제를 줄였다. 제안하는 ADC는 전형적인 Flash-SAR ADC에서 고속 동작 시 제한이 되는 입력 단 트랙-앤-홀드 회로를 사용하지 않는 대신 SAR ADC의 C-R DAC를 단일 샘플링-네트워크로 사용하여 입력 샘플링 부정합 문제를 제거하였다. 한편, flash ADC에는 인터폴레이션 기법을 적용하여 사용되는 프리앰프의 수를 절반 수준으로 줄이는 동시에 SAR 동작 시 flash ADC에서 불필요하게 소모되는 전력을 최소화하기 위해 스위치 기반의 바이어스 전력 최소화 기법을 적용하였다. 또한 고속 동작을 위해 SAR 논리회로는 TSPC 기반의 D 플립플롭으로 구성하여 범용 D 플립플롭 대비 논리회로 게이트 지연시간을 55% 감소시킴과 동시에 사용되는 트랜지스터의 수를 절반 수준으로 줄였다. 시제품 ADC는 0.18um CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 1.33LSB, 1.90LSB이며, 60MS/s 동작 속도에서 동적성능은 최대 58.27dB의 SNDR 및 69.29dB의 SFDR 성능을 보인다. 시제품 ADC의 칩 면적은 $0.54mm^2$이며, 1.8V 전원전압에서 5.4mW의 전력을 소모한다.

• 대한전자공학회논문지SD
• /
• 제44권2호
• /
• pp.121-126
• /
• 2007

본 논문은 redundant 다치논리 (redundant multi-valued logic, RMVL)을 이용하여 디멀티플렉서 (demultiplexer)를 설계하였다. 설계한 회로는 RMVL을 이용하여 직렬 이진 데이터를 입력받아 병렬 다치 데이터로 변환하고 다시 병렬 이진 데이터로 변환한다. RMVL은 redundant 다치 데이터 (multi-valued data) 변환으로써 기존 방식 보다 더 높은 동작속도를 얻을 수 있도록 한다. 구현한 디멀티플렉서는 8개의 적분기로 구성되어 있다. 각 적분기는 누적기, 비교기, 디코더, D 플립플롭으로 구성된다. 0.35um 표준 CMOS 공정으로 구현하였으며 포스트 레이아웃 시뮬레이션 (post-layout simulation)을 통해 검증하였다. 본 논문의 디멀티플렉서의 최대 데이터 전송률은 9.09 Gb/s이고 평균 전력소모는 69.93 ㎽이다. 높은 동작 주파수를 가지는 초미세 공정에서 이 디멀티플렉서를 구현한다면 9.09 Gb/s보다 더 높은 속도에서 동작할 수 있을 것이다.

• 한국전자파학회논문지
• /
• 제22권2호
• /
• pp.182-190
• /
• 2011

진폭 변조를 이용한 거리 측정 시스템은 반송파를 진폭 변조하여 송수신한 신호의 진폭 변조 신호의 위상차를 사용하여 거리를 측정하게 된다. 진폭 변조 거리 측정 시스템에서 문제가 되는 안테나 간의 누설 신호 및 불요 신호에 의한 측정 오차를 최소화하기 위해 능동반사기를 사용하여 주파수 대역을 바꾸어 송신하는 방식이 제안되었다. 본 논문에서는 모호성이 없는 측정 거리를 확장하면서도 정밀한 측정을 가능하게 하는 새로운 위상측정부의 구현에 대해 설명하고 있다. 즉, 8 MHz 및 1 MHz의 두 개의 변조 주파수를 교차적으로 선택하여 변조함으로써, 150 m까지의 거리를 2 cm 이하의 오차로서 측정할 수 있게 하였다. 위상측정부는 정밀한 위상 측정을 위하여 높은 변조 주파수는 JK 플립플롭 위상차 측정기를 사용하고, 낮은 변조 주파수일 경우는 XOR 위상차 측정기를 사용하였다.

• 전자공학회논문지C
• /
• 제35C권11호
• /
• pp.11-20
• /
• 1998

검사용이성 분석에서는 회로의 모든 선에서 제어율과 관측율 값을 계산하고 이를 기반으로 결함 시험도를 평가한다. 검사용이성 분석은 응용에 따라 제어율과 관측율 값을 이용하기도 하고, 결함 시험도 값을 사용하기도 한다. 검사용이성 분석 알고리즘 ITEM은 이미 결함 시험도 측정 관점에서 평가되었다. 하지만 부분스캔과 같은 응용 분야를 위해 회로 내의 각 선들에 대한 제어율과 관측율 값도 중요한 의미를 가지므로 평가되어야 한다. 본 논문에서는 회로내의 각 선들에 대한 검출율 관점에서 STAFAN과 ITEM을 비교 평가하기 위해, 플립플롭을 스캔함에 따른 전체 회로의 검사용이성 영향을 분석하는 민감도 분석을 이용한 검사용이성 부분 스캔 기법을 통해 간접적으로 ITEM을 평가하였다. ITEM에 의해서 구해진 검사용이성은 STAFAN에 의해 구해진 것과 거의 유사한 값을 유지하였지만, 빠른 실행 시간을 보였다. ITEM은 부분 스캔과 실행 시간에 민감한 크기가 큰 회로에 있어서 효과적일 것으로 판단된다.

• 정보처리학회논문지A
• /
• 제10A권3호
• /
• pp.247-254
• /
• 2003

본 연구에서 고속 데이터 전송을 위해 Double Data Rate(DDR) 방식을 사용하는 SDRAM에 내장할 수 있는 저전압 광대역 Delay Locked Loop(DLL) 회로를 설계하였다. 고해상도와 빠른 Lock-on 시간을 위하여 새로운 유형의 위상검출기론 설계하였고 카운터 및 Indicator 등 내장회로의 빠른 동작을 위해 Dual-Data Dual-Clock 플립플롭(DCDD FF)에 기반을 둔 설계를 수행하였으며 이 FF을 사용하므로서 소자수를 70% 정도 감소시킬 수 있었다. Delay Line 중에서 Coarse 부분은 0.2ns 이하까지 검출 가능하며 위상오차를 더욱 감소시키고 빠른 Lock-on 기간을 얻기 위해 Fine 부분에 3-step Vernier Line을 설계하였다. 이 방식을 사용한 본 DLL의 위상오차는 매우 적고 25ps 정도이다. 본 DLL의 Locking 범위는 50∼500MHz로 넓으며 5 클럭 이내의 빠른 Locking을 얻을 수 있다. 0.25um CMOS 공정에서 1.8V 공급전압 사용시 소비전류는 500MHZ 주파수에서 32mA이다. 본 DLL은 고주파 통신 시스템의 동기화와 같은 다른 응용면에도 이용할 수 있다.