• 한국컴퓨터정보학회논문지
• /
• 제20권11호
• /
• pp.1-8
• /
• 2015

Flash memory has advantages in that it is fast access speed, low-power, and low-price. Therefore, they are widely used in electronics industry sectors. However, the flash memory has weak points, which are the limited number of erase operations and non-in-place update problem. To overcome the limited number of erase operations, many wear leveling techniques are studied. They use many tables storing information such as erase count of blocks, hot and cold block indicators, reference count of pages, and so on. These tables occupy some space of main memory for the wear leveling techniques. Accordingly, they are not appropriate for low-power devices limited main memory. In order to resolve it, a wear leveling technique using bit array and Bit Set Threshold (BST) for flash memory. The proposing technique reduces the used space of main memory using a bit array table, which saves the history of block erase operations. To enhance accuracy of cold block information, we use BST, which is calculated by using the number of invalid pages of the blocks in a one-to-many mode, where one bit is related to many blocks. The performance results illustrate that the proposed wear leveling technique improve life time of flash memory to about 6%, compared with previous wear leveling techniques using a bit array table in our experiment.

• 한국인터넷방송통신학회논문지
• /
• 제17권4호
• /
• pp.143-148
• /
• 2017

최근 스마트폰, 디지털 카메라, 자동차 블랙박스와 같은 소형 전자기기들의 저장장치로써 가볍고 외부 충격에 강한 비휘발성 메모리인 플래시 메모리가 널리 이용되고 있다. 플래시 메모리는 읽기연산과 쓰기연산의 연산 속도가 다르며, 덮어쓰기가 불가능한 특징을 가지고 있기 때문에 삭제연산을 추가하여 이러한 문제점을 해결한다. 또한, 플래시 메모리의 삭제횟수가 제한적이기 때문에 마모도 평준화를 고려해야 한다. 최근 플래시 메모리의 이러한 특성을 고려한 플래시 메모리 기반 버퍼 교체 알고리즘에 관한 많은 연구들이 진행되고 있다. 따라서, 본 논문은 기존 플래시 메모리 기반 버퍼 교체 알고리즘의 문제점을 해결하기 위해 페이지를 그룹으로 나누어 관리하며 교체 대상 페이지 선정 시 참조 횟수와 참조 시간을 함께 고려하였다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제15권2호
• /
• pp.286-291
• /
• 2015

For highly scalable NAND flash memory applications, a compact ($4F^2/cell$) nonvolatile memory architecture is proposed and investigated via three-dimensional device simulations. The back-channel program/erase is conducted independently from the front-channel read operation as information is stored in the form of charge at the backside of the channel, and hence, read disturbance is avoided. The memory cell structure is essentially equivalent to that of the fully-depleted transistor, which allows a high cell read current and a steep subthreshold slope, to enable lower voltage operation in comparison with conventional NAND flash devices. To minimize memory cell disturbance during programming, a charge depletion method using appropriate biasing of a buried back-gate line that runs parallel to the bit line is introduced. This design is a new candidate for scaling NAND flash memory to sub-20 nm lateral dimensions.

• 전기전자학회논문지
• /
• 제25권4호
• /
• pp.778-781
• /
• 2021

본 논문에서는 SPICE를 사용한 16단 3D NAND Flash memory compact modeling을 제안한다. 동일한 structure와 simulation 조건에서 Down Coupling Phenomenon(DCP)과 Natural Local Self Boosting(NLSB)에 대한 channel potential을 Technology Computer Aided Design(TCAD) tool Atlas(Silvaco^TM)와 SPICE로 simulation하고 분석했다. 그 결과 두 현상에 대한 TCAD와 SPICE의 channel potential이 매우 유사한 것을 확인할 수 있었다. SPICE는 netlist를 통해 소자 structure를 직관적으로 확인할 수 있다. 또한, simulation 시간이 TCAD에 비해 짧게 소요된다. 그러므로 SPICE를 이용하여 3D NAND Flash memory의 효율적인 연구를 기대할 수 있다.

• International Journal of Internet, Broadcasting and Communication
• /
• 제14권3호
• /
• pp.161-170
• /
• 2022

Recently, NAND-type flash memory has been regarded to be new promising storage media for large-scale database systems. For flash memory to be employed for that purpose, we need to reduce its expensive update cost caused by the inablity of in-place updates. To remedy such a drawback in flash memory, we propose a new flash-aware buffering scheme that enables virtual flushing of dirty pages. To this end, we slightly alter the tradional algorithms used for the logging scheme and buffer management scheme. By using the mechanism of virtual flushing, our proposed buffering scheme can efficiently prevent the frequenct occureces of page updates in flash storage. Besides the advantage of reduced page updates, the proposed viurtual flushing mechanism works favorably for shorneing a recocery time in the presense of failure. This is because it can reduce the time for redo actions during a recovry process. Owing to those two benefits, we can say that our scheme couble be very profitable when it is incorporated into cutting-edge flash-based database systems.

• 한국컴퓨터정보학회논문지
• /
• 제16권10호
• /
• pp.1-10
• /
• 2011

NAND 플래시 메모리는 저전력, 저렴한 가격, 그리고 대용량임에도 불구하고 페이지 단위의 쓰기 및 블록 단위의 지우기 연산은 큰 문제점을 가지고 있다. 특히 NAND 플래시 메모리 특성상 덮어쓰기가 불가능하므로 쓰기동작 후 수반되는 지우기 동작은 전체 성능저하의 원인이 된다. 기존의 NAND 플래시 메모리를 위한 SRAM 버퍼는 간단하면서도 NAND 플래시 메모리의 쓰기 동작을 효과적으로 줄여줄 수 있을 뿐 아니라 빠른 접근 시간을 보장 할 수 있다. 본 논문에서는 작은 용량의 SRAM을 이용하여 NAND 플래시 메모리의 가장 큰 오버헤드인 지우기/쓰기 동작을 효과적으로 줄일 수 있는 버퍼 관리 시스템을 제안한다. 제안된 버퍼는 큰 페칭 크기를 가지는 공간적 버퍼와 작은 페칭 크기를 가지는 시간적 버퍼인 완전연관 버퍼로 구성된다. 시간적 버퍼는 공간적 버퍼에서 참조된작은 페칭을 가지며, NAND 플래시 메모리에서 쓰기 및 지우기 수행시 시간적 버퍼내에 존재하는 같은 페이지 혹은 블록에 포함된 페칭 블록을 찾아 동시에 처리한다. 따라서 NAND 플래시 메모리에서 쓰기 및 지우기 동작을 획기적으로 줄였다. 시뮬레이션 결과에 따르면 제안된 NAND 플래시 메모리 버퍼 시스템은 2배 크기의 완전연관 버퍼에 비해 접근 실패율 관점에서는 높았지만, 쓰기 동작과 지우기 동작은 평균적으로 각각 58%, 83% 정도를 줄였으며, 결론적으로 평균 플래시 메모리 접근 시간은 약 84%의 성능 향상을 이루었다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제11권2호
• /
• pp.121-129
• /
• 2011

It is progressing as new advents and remarkable developments of mobile device every year. On the upper line reason, NAND FLASH large density memory demands which can be stored into portable devices have been dramatically increasing. Therefore, the cell size of the NAND Flash memory has been scaled down by merely 50% and has been doubling density each per year. [1] However, side effects have arisen the cell distribution and reliability characteristics related to coupling interference, channel disturbance, floating gate electron retention, write-erase cycling owing to shrinking around 20nm technology. Also, FLASH controller to manage shrink effect leads to speed and current issues. In this paper, It will be introduced to solve cycling, retention and fail bit problems of sub-deep micron shrink such as Virtual negative read used in moving read, randomization. The characteristics of retention, cycling and program performance have 3 K per 1 year and 12.7 MB/s respectively. And device size is 179.32 $mm^2$ (16.79 mm ${\times}$ 10.68 mm) in 3 metal 26 nm CMOS.

• 전자공학회논문지
• /
• 제50권6호
• /
• pp.122-130
• /
• 2013

메모리반도체산업이 성장함에 따라 수요와 공급이 큰 폭으로 증가하고 있다. 그 중 플래시 메모리가 스마트폰, 테블릿PC, SoC(System on Chip)산업에 많이 사용되고 있다. 플래시 메모리는 NOR-형 플래시 메모리와 NAND-형 플래시 메모리로 나뉜다. NOR-형 플래시 메모리는 BIST(Built-In Self Test), BISR(Built-In Self Repair), BIRA(Built-In Redundancy Analysis) 등 많은 연구가 진행되었지만 NAND-형 플래시 메모리 BIST는 연구가 진행되지 않았다. 현재 NAND-형 플래시 메모리 패턴 테스트는 고가의 외부 테스트 장비를 사용하여 테스트를 수행하고 있다. NAND-형 플래시 메모리에서는 블록단위로 소거, 페이지 단위로 읽기, 쓰기 동작이 가능하기 때문에 자체 내장 테스트가 존재하지 않고 외부장비에 의존하고 있다. 고가의 외부 패턴 테스트 장비에 의존해서 테스트를 수행하던 NAND-형 플래시 메모리를 외부 패턴 테스트 장비 없이 패턴 테스트를 수행할 수 있도록 두 가지의 유한 상태 머신 기반 구조를 갖고 있는 BIST를 제안한다.

• 정보처리학회논문지D
• /
• 제13D권3호
• /
• pp.377-382
• /
• 2006

플래시 메모리의 활용성이 높은 특성으로 인해 모바일 기기와 유비쿼터스 관련 기기에 대한 적용이 확장되고 있다. 하지만, 이러한 경향은 플래시 메모리의 물리적 특성으로 인해 제한 받을 수 있다. 이 논문에서는 플래시 메모리 공간의 재활용을 위한 방법론을 제안하다. 이 방법론은 메모리 재활용에 필요한 비용과 재활용 성능을 동시에 최적화하는 것을 목표로 한다. 제안하는 방법론은 특정시간에 재사용되는 메모리 세그먼트를 선택할 때 대상이 되는 메모리 공간을 다수의 하부 공간으로 분할하여 탐색 비용을 최적화한다. 아울러, 자유 세그먼트의 선택이라는 측면에서 전체 메모리 공간의 균등한 소거를 위한 방법론 또한 논의한다. 제안된 방법론들은 기존의 방법론과 함께 실험을 통해 검증하였으며, 방법론의 수행을 위한 최적화된 시스템 구성을 실험을 통하여 밝혔다.

• 한국정보과학회논문지:시스템및이론
• /
• 제32권11_12호
• /
• pp.587-597
• /
• 2005

최근 플래시메모리에 기반한 내장형 컴퓨터시스템의 사용이 급증하고 있다. 이러한 내장형시스템은 일반적으로 빠른 부팅시간을 제공해야 한다 하지만 부팅과정에서 플래시메모리용 파일시스템을 초기화하는 마운팅 시간이 플래시메모리의 크기에 따라 1-25초가량 소요된다. 현재 플래시메모리 단일 칩의 용량은 매년 2배씩 증가하는 추세에 있기 때문에 플래시메모리용 파일시스템을 마운트하는 시간이 내장형 시스템의 부팅시간을 지연시키는 중요한 요인이 될 것이다. 본 논문에서는 플래시메모리용 파일시스템의 메타데이타를 언마운팅 시점에 플래시메모리에 기록하고 이후에 마운팅하는 시점에 빠르게 읽어 들임으로써 마운팅 시간을 크게 단축하는 메타데이타 스냅샷 기법들을 NOR형과 NAND형 플래시메모리의 특성에 맞춰 설계한다. 파일시스템이 정상적으로 언마운트되지 않은 경우에는 이를 자동으로 인식하고 빠르게 에러를 복구할 수 있는 새로운 기법들을 사용한다. 성능평가를 통해서 제안하는 기법들은 대표적인 플래시메모리용 파일시스템인 JFFS2와 비교하여 마운팅 시간을 100배가량 단축시킴을 보인다.