• 한국컴퓨터정보학회논문지
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• 제15권1호
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• pp.1-12
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• 2010

지난 수십 년 동안 프로세서의 성능은 크게 발전하여 왔다. 하지만, 공정 기술의 발달에 기인한 프로세서의 급속한 성능 향상은 최근 들어 몇 가지 문제점들에 직면하고 있다. 반도체 공정 기술이 크게 발전하면서 회로 집적도가 급속도로 높아짐에 따라서 단위 면적당 소모되는 전력량의 증가와 그에 따른 열섬 현상이 대표적인 문제점으로 인식되고 있다. 이와 같은 최근 상황에서, 최신의 프로세서를 설계할 때에는 전력 효율성 향상과 온도 제어 기술이 반드시 함께 고려되어야만 한다. 본 논문에서는 프로세서에서 소비되는 전력의 상당 부분을 차지하고 있는 명령어 캐쉬의 전력 효율성을 향상시키기 위해 사용되는 대표적인 기법 중 하나인 필터 캐쉬 구조에서 발생하는 필터 캐쉬의 온도 상승 문제를 해결하기 위한 기법을 제안함으로써 저전력과 저온도 유지를 동시에 해결하고자 한다. 제안하는 변형 필터 캐쉬 구조는 세 가지로 분류된다. 프로세서가 명령어를 요청 시 필터 캐쉬와 메인 캐쉬를 선택적으로 접근하도록 하는 바이패스 필터 캐쉬 구조, 동일한 크기의 필터 캐쉬를 하나 더 추가하여 기존의 필터 캐쉬와 추가한 필터캐쉬를일정시간동안 번갈아 접근하도록하는 중복필터캐쉬구조, 그리고기존의필터캐쉬를두 개의독립된 필터 캐쉬로 분할하여 요청 명령어에 따라선택적으로 접근되도록 하는 분할필터 캐쉬 구조이다. 본논문에서는 제안된 변형 필터 캐쉬 기법들의 효율성을 정확하게 측정하기 위하여 Wattch 시뮬레이터와 Hotspot을 사용하여 모의실험을 수행한다. 모의실험결과, 본 논문에서 제안하는 세 가지 기법 중 분할 필터 캐쉬 구조가 저온도 필터 캐쉬유지에 가장 적합한 구조임을 확인할 수 있다.

• 전자공학회논문지CI
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• 제46권5호
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• pp.1-13
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• 2009

캐시 에너지의 소비 전력을 줄이기 위해 필터 캐시가 제안되었다. 이와 같은 필터 캐시의 사용으로 인해 50% 이상의 전력 사용 감소 효과를 가져왔으나, 상대적으로 시스템 성능은 평균 20% 가량 감소되었다. 필터 캐시의 사용으로 인한 이 같은 성능 감소를 최소화하기 위해서, 여러 가지 형태의 필터 캐시 예측가 제안 되었다. 본 논문에서는 기존에 제안된 주요 필터 캐시 예측 모델들을 소개하며, 각각의 방식에 있어서의 핵심 특징 및 해당 방식의 문제점을 분석한다. 분석 결과, 필터 캐시의 참조 실패를 야기하는 기존 방식의 중요한 문제점을 확인하였으며, 이를 바탕으로 본 논문에서는 개선된 형태의 새로운 필터 캐시 예측기 모델을 제안한다. 제안된 방식은 MSB라 불리는 참조 비트를 고안하여 이를 기존의 필터캐시와 BTB에 새롭게 활용한다. 본 논문에서 제안된 방식의 성능을 검증하기 위해 SimpleScalar 시뮬레이터와 MiBench 응용 프로그램을 활용하여 모의실험을 수행하였다. 실험 결과 제안된 방식은 기존 방식 대비, 필터 캐시 예측 실패율, 필터 캐시 활용률 및 전력 소모량 시간 지연 등 모든 면에서 평균 5%의 성능 향상을 가져 왔다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권1호
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• pp.80-90
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• 2016

Thanks to superior leakage energy efficiency compared to SRAM cells, STTRAM cells are considered as a promising alternative for a memory element in on-chip caches. However, the main disadvantage of STTRAM cells is high write energy and latency. In this paper, we propose a low-cost write filter (WF) cache which resides between the load/store queue and STTRAM-based L1 data cache. To maximize efficiency of the WF cache, the line allocation and access policies are optimized for reducing energy consumption of STTRAM-based L1 data cache. By efficiently filtering the write operations in the STTRAM-based L1 data cache, our proposed WF cache reduces energy consumption of the STTRAM-based L1 data cache by up to 43.0% compared to the case without the WF cache. In addition, thanks to the fast hit latency of the WF cache, it slightly improves performance by 0.2%.

• 한국컴퓨터정보학회논문지
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• 제14권12호
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• pp.9-16
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• 2009

최신의 멀티코어 프로세서를 설계할 때에는 성능과 함께 전력 효율성이 반드시 고려되어야 한다. 본 논문에서는 싱글 코어 프로세서의 명령어 캐쉬에서 소비되는 전력을 줄이기 위해 사용되는 대표적 기법중 하나인 필터 캐쉬 구조를 멀티 코어 프로세서에 적용하기 위한 새로운 방안을 제시하고자 한다. 명령어 캐쉬는 프로세서 전체에서 소비되는 전력의 상당 부분을 차지하고 있기 때문에, 변형 필터 캐쉬 구조를 이용한 저전력 명령어 캐쉬 설계는 멀티 코어 프로세서의 전력 소비를 줄이는데 있어서 중요한 역할을 담당할 수 있다. 제안하는 변형 필터 캐쉬 구조는 멀티코어 프로세서에서 필터 캐쉬에 대한 희생 캐쉬를 추가함으로써 1차 명령어 캐쉬에 대한 접근 횟수를 감소시키는 방법을 이용하여 명령어 캐쉬에서 소비되는 총전력을 줄일 수 있다. 제안하는 명령어 캐쉬 구조의 효율성을 분석하기 위한 모의 실험 도구로 SimpleScalar시뮬레이터와 CACTI를 사용한다. 모의실험 결과, 제안하는 기술은 멀티코어 프로세서의 명령어 캐쉬에서 소비되는 전력을 기존의 필터 캐쉬 구조와 비교하여 최대 3.4% 감소시킬 수 있음을 확인할 수 있다. 더욱이 제안하는 구조는 기존의 필터 캐쉬 구조에 비해 보다 우수한 성능을 보여준다.

• 한국정보통신학회논문지
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• 제15권8호
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• pp.1635-1641
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• 2011

본 논문에서는 NAND FLASH Memory를 HDD 의 Cache 로 사용하기 위해 I/O 용 Filter Driver의 구현을 제시 했으며, 이를 통해 HDD 저장장치의 느린 I/O 성능을 개선하기 위한 방법에 대해 연구했다. 반도체 부품으로서 빠른 I/O 성능을 보이는 NAND FLASH Memory이지만, 비싼 가격 때문에 HDD를 통째로 대체할 수 없음에서 본 개선 방법을 제안했다. 본 연구는 SSD의 빠른 I/O성능과 Filter Driver 의 Cache 관리 성능을 통해서 적은 비용으로 HDD의 높은 Performance를 이루어 냄을 목적으로 한다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제9권12호
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• pp.4912-4933
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• 2015

Information Centric Networking (ICN) has recently attracted great attention. It names the content decoupling from the location and introduces network caching, making the content to be cached anywhere within the network. The benefits of such design are obvious, however, many challenges still need to be solved. Among them, the local caching policy is widely discussed and it can be further divided into two parts, namely the cache permission policy and the cache replacement policy. The former is used to decide whether an incoming content should be cached while the latter is used to evict a cached content if required. The Internet is a user-oriented network and popular contents always have much more requests than unpopular ones. Caching such popular contents closer to the user's location can improve the network performance, and consequently, the local caching policy is required to identify popular contents. However, considering the line speed requirement of ICN routers, the local caching policy whose complexity is larger than O(1) cannot be applied. In terms of the replacement policy, Least Recently Used (LRU) is selected as the default one for ICN because of its low complexity, although its ability to identify the popular content is poor. Hence, the identification of popular contents should be completed by the cache permission policy. In this paper, a cache permission policy called Cache-Filter, whose complexity is O(1), is proposed, aiming to store popular contents closer to users. Cache-Filter takes the content popularity into account and achieves the goal through the collaboration of on-path nodes. Extensive simulations are conducted to evaluate the performance of Cache-Filter. Leave Copy Down (LCD), Move Copy Down (MCD), Betw, ProbCache, ProbCache⁺, Prob(p) and Probabilistic Caching with Secondary List (PCSL) are also implemented for comparison. The results show that Cache-Filter performs well. For example, in terms of the distance to access to contents, compared with Leave Copy Everywhere (LCE) used by Named Data Networking (NDN) as the permission policy, Cache-Filter saves over 17% number of hops.

• 한국정보과학회논문지:시스템및이론
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• 제33권11호
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• pp.836-852
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• 2006

본 논문에서는 공격적인 선인출 및 직접 사상 필터링을 이용한 L1 캐시 선인출 기법을 제안한다. 이를 위하여 캐시 선인출의 역효과에 대한 정량적 분석 방법을 제안하였고 이를 이용하여 다양한 벤치마크에서의 공격적 선인출 효과를 분석하였다. 분석 결과를 바탕으로 최적 선인출 필터 구조 및 알고리즘을 도출하였고 독자적으로 개발된 타이밍 기반 캐시 시뮬레이터를 사용하여 전체 시스템 성능을 추출하였다. 실험 결과는 제안된 L1 선인출 기법을 사용하여 다양한 벤치마크에 대하여 시스템 성능을 평균적으로 18% 향상시킬 수 있음을 보인다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제12권12호
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• pp.6123-6138
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• 2018

Named data networking (NDN) is a new network architecture designed for next generation Internet. Router-side content caching is one of the key features in NDN, which can reduce redundant transmission, accelerate content distribution and alleviate congestion. However, several security problems are introduced as well. One important security risk is cache privacy leakage. By measuring the content retrieve time, adversary can infer its neighbor users' hobby for privacy content. Focusing on this problem, we propose a cache privacy protection mechanism (named as CPPM-DAM) to identify legitimate user and adversary using Bloom filter. An optimization for storage cost is further provided to make this mechanism more practical. The simulation results of ndnSIM show that CPPM-DAM can effectively protect cache privacy.

• 정보통신설비학회논문지
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• 제10권2호
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• pp.74-79
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• 2011

The goal of this research is to reduce dynamic and static power consumption for a low power cache system. The proposed cache can achieve a low power consumption by using a drowsy and a way prediction mechanism. For reducing the static power, the drowsy technique is used at 4-way set associative cache. And for reducing the dynamic energy, one among four ways is selectively accessed on the basis of information in the Way-Line Prediction Unit (WLPU). This prediction mechanism does not introduce any additional delay though prediction misses are occurred. The WLPU can effectively reduce the performance overhead of the conventional drowsy caching by waking only a drowsy cache line and one way in advance. Our results show that the proposed cache can reduce the power consumption by about 40% compared with the 4-way drowsy cache.

• 제어로봇시스템학회논문지
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• 제22권8호
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• pp.643-649
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• 2016

This paper presents a new image cache algorithm for real-time implementation of high-resolution color image warping. The cache memory is divided into four cache memory modules for simultaneous readout of four input image pixels in consideration of the color filter array (CFA) pattern of an image sensor and CFA image warping. In addition, a pipeline structure from the cache memory to an interpolator is shown to guarantee the generation of an output image pixel at each system clock cycle. The proposed image cache algorithm is applied to an FPGA-based real-time color image warping, and experimental results are presented to show the validity of the proposed method.