• 한국인터넷방송통신학회논문지
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• 제13권4호
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• pp.9-15
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• 2013

데이터센터 네트워크와 관련된 대부분의 최근 연구들은 Fat-Tree와 같은 대칭성 있는 다중루트트리 토포로지를 가정한다. 이러한 네트워크에서는 패킷단위의 분산방식이 매우 효과적이지만 장애가 발생할 경우에는 토포로지의 대칭성이 깨져 TCP의 성능이 저하된다고 알려져 있다. 본 논문에서는 모의실험을 통하여 Fat-Tree에서 링크 장애가 패킷분산방식의 성능에 주는 영향을 다시 조사한다. 모의실험결과는 큰 규모의 Fat-Tree에서는 링크 장애가 발생해도TCP 성능이 저하될 만큼 패킷 순서 바뀜이 심하게 발생하지 않음을 보여주며 링크 장애에 대비한 복잡한 방식이 반드시 필요한 것은 아님을 암시한다.

• 한국인터넷방송통신학회논문지
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• 제12권6호
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• pp.215-221
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• 2012

데이터센터 네트워크에서의 병목현상 문제를 해결하기 위해 경로의 다양성을 제공하는 네트워크 구조들이 제안되고 있다. 이렇게 제공되는 다중 경로들을 활용함에 있어 TCP의 성능에 미치는 영향을 고려해야 하는데 이는 같은 플로우 내의 패킷들이 다중 경로를 통해 전송될 경우 패킷 순서 바뀜으로 인해 TCP성능이 저하될 수 있기 때문이다. 지금까지 제안된 대부분의 방식들은 패킷의 순서 바뀜을 막기 위해 사용가능한 경로들 중 하나를 선택하여 플로우를 할당함으로써 부하를 분산한다. 본 연구에서는 경로의 다양성을 제공하는 대표적인 토포로지인 Fat-Tree에서 패킷 단위의 분산방식으로 다중 경로를 이용할 때 패킷 순서 바뀜이 TCP성능에 큰 영향을 미칠 만큼 심하지 않음을 주장한다. 다양한 패턴의 트래픽을 이용한 모의실험 결과는 Fat-Tree와 같은 토포로지에서 큰 비용을 들이지 않고 TCP의 성능문제를 해결할 가능성을 암시한다.

• 한국인터넷방송통신학회논문지
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• 제13권2호
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• pp.53-58
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• 2013

본 데이터센터 네트워크를 위한 대표적인 토포로지들 중 하나인 Fat-Tree는 같은 출발지/목적지에 대해 다중 경로를 갖는다. 또한 같은 홉 수를 갖는 다중 경로의 지연시간은 주로 장비의 큐에서의 지연시간에 의해 좌우된다. 그러나 대부분의 기존 부하 분산 방식들은 이러한 특성을 이용하지 못하고 패킷의 순서 바뀜 현상을 막기 위해 플로우 단위로 부하분산을 한다. 드물기는 하지만 지금까지 제안된 패킷 단위의 부하분산 방식들은 고비용의 전송계층 프로토콜의 사용을 전제로 이루어진다. 본 논문에서는 Fat-Tree의 특성을 이용하여 패킷의 순서 바뀜을 최소화하면서도 패킷 단위로 부하를 분산하여 네트워크의 활용률을 높이는 새로운 부하분산 방식을 제안한다. 모의실험 결과는 제안된 방식이 플로우 단위의 무작위 Valiant 부하방식이 가장 좋은 성능을 보일 때만큼의 TCP 성능을 제공할 수 있음을 보여준다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2000년도 추계학술대회 논문집 학회본부 D
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• pp.775-777
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• 2000

본 논문에서는 buffer를 장착한 양 방향성 $a{\times}b$ switch들로 구성된 fat-tree network의 성능 분석 기법을 제안하고, 분석 모형의 타당성을 검증하였다. 제안한 분석 기법은 먼저 스위치 내부의 데이터 이동 패턴을 확률식으로 표현하고. 나아가서 buffer를 장착한 $a{\times}b$ switch의 buffer 크기에 따른 정상상태 throughput을 간단한 수식으로 구할 수 있도록 하였다. 이를 토대로 buffer를 장착한 $a{\times}b$ switch로 구성된 fat-tree network의 성능을 분석하고, 제안한 분석모형의 실효성 입증을 위하여 simulation을 시행한 후 결과를 비교 분석하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 I
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• pp.374-377
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• 2003

In this paper, a performance evaluation model of the Fat-Tree network with the multiple-buffered crossbar switches is proposed and examined. Buffered switch technique is well known to solve the data collision problem in the switch network The proposed evaluation model is developed by investigating the transfer patterns of data packets in a switch with output-buffers. Steady state probability concept is used to simplify the analyzing processes. Two important parameters of the network performance, throughput and delay, are then evaluated. To validate the proposed analysis model, the simulation is carried out on the various sizes of Fat-tree networks that use the multiple a$\times$b buffered crossbar switches. It is observed that both analysis and simulation results are match closely.

• 한국컴퓨터정보학회:학술대회논문집
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• 한국컴퓨터정보학회 2016년도 제53차 동계학술대회논문집 24권1호
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• pp.57-58
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• 2016

ICT의 보급, 확대는 데이터 센터의 중요성을 높이고 보다 성능이 좋으며 체적 당 소비전력이 큰 서버를 수용할 수 있는 데이터 센터의 수요를 창출하고 있다. 현재 데이터 센터는 데이터 센터 활용 시에 구성요소들에 대한 상당한 대역폭을 필요로 하나 현 데이터센터에 적용된 토폴로지는 고성능 IP 스위치/라우터를 사용하더라도 네트워크 엣지 계층에서는 기본 활용도의 50%의 bandwidth밖에 지원하지 못한다. 따라서 이러한 문제를 해결하기 위해 OMNeT++을 이용하여 데이터 센터 토폴로지 중 하나인 Fat-tree를 모델링하고 데이터 센터 제반 환경을 구축, latency, power consumption, heat dissipation 등의 기준지표를 성능평가 하였다.

• 한국정보과학회논문지:정보통신
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• 제30권4호
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• pp.520-534
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• 2003

본 논문에서는, $a{\times}b$ 출력 버퍼 스위치로 구성된 fat-tree 망의 성능 예측 모형을 제안하고, 스위치에 장착된 버퍼의 개수 증가에 따른 성능 향상 추이를 분석하였다. Buffered 스위치 기법은 스위치 네트웍 내부의 데이타 충돌 문제를 효과적으로 해결할 수 있는 방법으로 널리 알려져 있다. 제안한 성능 예측 모형은 먼저 네트웍 내부 임의 스위치 입력 단에 유입되는 데이타 패킷이 스위치 내부에서 전송되는 유형을 확률적으로 분석하여 수립되었다. 제안한 모형은 스위치에 장착된 버퍼의 개수와 무관하게 출력 버퍼를 장착한 $a{\times}b$ 스위치의 성능, 즉 네트웍 성능 평가의 두 가지 주요 요소인 네트웍 정상상태 처리율(Steady state Throughput, ST)과 네트웍 지연시간(Network Delay)의 예측이 가능하다. 또한 모형의 이해를 도모하기 위하여 지능형 네트워크 트래픽 제어 및 중도 소실 패킷에 대한 다양한 처리 기능 등 최근 개발되는 스위치 네트워크의 부가기능을 배제하고 수식을 정리하였다. 그러나, 제안된 분석 모형은 이들 다양한 성능 향상 기술이 적용된 네트워크, 그리고 다양한 크기의 네트워크 성능분석에도 쉽게 적용이 가능하다. 제안한 수학적 성능 분석 연구의 실효성 검증을 위하여 병행된 시뮬레이션 결과는 상호 미세한 오차 범위 내에서 모형의 예측 데이타와 일치하는 결과를 보여 분석 모형의 타당성을 입증하였다.

• 대한전자공학회논문지SD
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• 제42권4호
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• pp.37-44
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• 2005

고속 flash ADC를 위하여, Successive Selection Encoder (SSE)라고 명명된 새로운 형태의 TC-to-BC encoder를 제안한다. 기존의 fat tree encoder가 OR 논리에 의하여 동작되는데 반하여, 제안된 SSE는 MUX 논리에 의하여 입력 TC 신호 들 중에서 직접 출력 BC 신호를 선택한다. 제안한 SSE의 구현을 위하여, Logical Effort 방법과 Hynix 0.25um 제조 공정에 의한 실험을 바탕으로 효율적인 SSE의 구현 구조를 정하였다. 이론적 모델과 실험 결과를 보면, SSE가 fat tree encoder에 비하여 (1) one-out-of-n 신호를 발생할 필요가 없고, (2) 사용되는 게이트 수는 약 1/3로 감소하며, (3) 동작속도는 2배 이상 빨라진다. 제안된 SSE는 고속 ADC에 적합한 TC-to-BC encoder로 사용될 수 있다.

• 융합신호처리학회논문지
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• 제8권3호
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• pp.205-210
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• 2007

본 논문에서는 고속으로 아날로그 신호를 디지털 신호로 변환하기 위한 Flash A/D 변환기를 설계하였다. 해상도는 6-Bit로 설계하였으며, Flash A/D 변환기의 단점인 전력손실과 칩의 면적을 줄이기 위하여 CMOS 트랜지스터의 원리인 Threshold Inverter Quantization(TIQ) 구조를 이용하였다. TIQ로 동작시키기 위한 CMOS 트랜지스터 크기는 HSPICE의 반복적인 시뮬레이션 결과로 결정하였다. Flash A/D 변환기의 변환속도를 낮추는 Encoder 부분은 ROM이나 PLA 구조를 이용하지 않고 속도와 소비전력에서 우수하지만 설계과정이 복잡한 Fat Tree Encoder를 사용하였다. 제조공정은 Magna 0.18um CMOS에 Full Custom 방식으로 설계하였다. 시뮬레이션 결과 1.8 V 전원전압에 최대소비전력은 38.43 mW이며 동작속도는 2.7 GSPS를 얻을 수 있었다.

• Asian-Australasian Journal of Animal Sciences
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• 제15권4호
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• pp.591-595
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• 2002

Three hundred thirty five progeny testing steers of Korean beef cattle were evaluated ultrasonically for back fat thickness (BFT), longissimus muscle area (LMA) and intramuscular fat (IF) before slaughter. Class measurements associated with the Korean yield grade and quality grade were also obtained. Residual standard deviation between ultrasonic estimates and carcass measurements of BFT, LMA were 1.49 mm and $0.96cm^2$. The linear correlation coefficients (p<0.01) between ultrasonic estimates and carcass measurements of BFT, LMA and IF were 0.75, 0.57 and 0.67, respectively. Results for improving predictions of yield grade by four methods-the Korean yield grade index equation, fat depth alone, regression and decision tree methods were 75.4%, 79.6%, 64.3% and 81.4%, respectively. We conclude that the decision tree method can easily predict yield grade and is also useful for increasing prediction accuracy rate.