AC electric railway feeding system classifies into three groups such as normal, TIE and PP feeding method. If the feeding scheme of ac electric railway is changed, current distribution flowing through the line is also modified. And if the current distribution is altered according to the feeding scheme, returned tendency through rail load current or fault current of the train is changed. So the investigation about error correcting method of protective relay is needed considering feeding scheme. In this paper prior to error correcting of protective relay, through interpreting feeding circuit, changes in current distribution of the rail in accordance with feeding would be predicted and analyzed.
This paper describes design of a (32, 28) Reed Solomon decoder for optical compact disk provides double error detecting and correcting capability. The most complex circuit in the RS decoder is part for solving the error location numbers from error location polynomial, and the circuit has great influence on overall decoder complexity. We use RAM based architecture with Euclid algorithm, Chien search algorithm and Forney algorithm. We have developed VHDL model and Performed logic synthesis using the SYNOPSYS CAD tool. Then, the RS decoder has been implemented with FPGA. The total umber of gate is about 11,000 gates and it operates at 20MHz.
A new RS(Reed Solomon) Decoder design method, using Galois Subfield GF($2^4$) Multiplier, is described. The Decoder is designed using Normalized error position stored ROM. Here New Inverse Calculator in GF($2^8$) is designed, which is simpler and faster than the classical GF($2^8$) direct inverse calculator, using the Galois Subfield GF($2^4$) Arithmatic operator.
For the purpose of error correcting, a concatenated coding system has been proposed by cascading two codes-(7, 3) Reed-Solomon and (2, 1, 6) convolutional codes. As a result of the result of the computer simulation and the experiment, the (98.21) concatenated code has been show to be able to correct 12 randome error and 16 bust errors. When the channel error is about 1.2x10, this system indicats most efficient.
A rotor flux error-based approach for correcting the rotor time constant estimation used in the slip frequency calculator of indirect field oriented controller is presented in this paper. The controller was derived from the d-q induction machine model. Slip frequency gain is dependent on the machine parameter errors. And parameter errors result in rotor flux error. Thus, estimated rotor flux is compared to commanded rotor flux. The error between them is used for the estimation of rotor time constant. Simulation results which demonstrate the performance of this approach are presented.
Digital radio data is composed of groups which are divided into 4 blocks of 26 bits. And each block is made up of information word and check word. Check word of digital radio data that is composed ofcode word and offset word is used for group/block synchronization and error correction. In this paper, we have investigated the group/block synchronizer using offext word and shortened cyclic decoder for correcting error produced during the radio data transimission. Also, we have simulated the decoding process of the proposed decoder. From the simulation results, we have confirmed that the proposed decoder most with the required coding capcbility.
본 지 2월호에서 구술한 선형부호에 이어 이번호에서는 순회부호에 대해 기술하고자 한다. 선형블럭부호중 중요한 부류에 속하는 순회부호(cyclic code)는 그 내용이 대수적 구조를 갖고 있어 부호화 회로는 물론 부호에 필요한 오증(syndrome)계산회로 등 귀환연결이 있는 치환레지스터(shift register)를 사용한 장치화(implementation)가 매우 용이하다는 이점이 있다. 이런 순회부호는 산발오진(random error)뿐 아니라 연집오진(burst error)도 정정할 수 있는 매우 효과적인 부호로서 다중오진정정능력(multiple error correcting capability)을 갖는 BCH부호도 순회부호의 일종이다.
임베디드 시스템 중 하나인 TPU (Tiny Processing Unit)를 사용하는 데에는 많은 제약들이 따른다. 외부 충격에 의해 데이터 통신 중 잡음이 발생하거나, 충분한 전력이 공급되지 않아 문턱전압을 넘지 못해 올바른 값 전달이 이루어지지 않는 경우가 있다. 이러한 문제점들을 해결하기 위해 많은 임베디드 시스템에서는 ECC (Error Correcting Code)를 사용하는데, ECC를 추가하게 되면서 메모리에서 데이터를 읽어오는 시간이 더 오래 걸리게 되는 문제점이 발생한다. 따라서 우리는 ECC 처리된 코드를 읽어오는 과정을 병렬처리하여 병목현상을 완화하고 TPU의 속도 및 데이터 안정성을 높이는 모델을 제안한다. 제안된 구조는 기존 구조에 비해 메모리를 조금 더 사용하여 안정성과 더 빠른 속도를 보여준다. 실험은 행렬의 연산을 사용하여 진행되었으며, 제안된 구조는 이전의 구조보다 7% 빠른 속도를 보여준다.
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[게시일 2004년 10월 1일]
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