• 대한임베디드공학회논문지
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• 제15권6호
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• pp.299-305
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• 2020

We have developed a scheduler that additionally consider network performance by extending the Kubernetes developed to manage lots of containers in cloud computing nodes. The network delay adapt characteristics of the compute nodes were learned during server operation and the learned results were utilized to develop placement algorithm by considering the existing measurement units, CPU, memory, and volume together, and it was confirmed that the low delay network service was provided through placement algorithm.

• 한국신뢰성학회:학술대회논문집
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• 한국신뢰성학회 2005년도 학술발표대회 논문집
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• pp.295-301
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• 2005

It is not easy to apply fault-tolerant techniques which are used in conventional computer systems successfully to the field of embedded computing system directly. In this paper, we study on the way of minimizing hardware and/or software backups for vehicle embedded computing systems. First, we group parts that constitute vehicle embedded systems and next feature subset is determined using the grouping information derived. The possibility of implementing graceful degradation capability in vehicle embedded systems is verified.

• 전자공학회논문지C
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• 제36C권8호
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• pp.22-34
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• 1999

본 논문에서는 내장된 이중-포트 메모리를 위한 효율적인 테스트 알고리듬을 제안하였다. 제안된 테스트 알고리듬은 기존의 멀티-포트 메모리 테스트 알고리듬들보다 훨씬 빠르게 이중-포트 메모리를 테스트할 수 있으며, 고착 고장, 천이 고장 및 결합 고장을 완벽하게 검출할 수 있다. 또한, 본 연구에서는 제안된 알고리듬을 수행할 수 있는 BIST 회로를 Verilog-HDL을 이용하여 설계하고 시뮬레이션과 합성을 수행하였으며, BIST로 구현된 제안된 테스트 알고리듬의 높은 효율성을 다양한 크기의 내장 메모리에 대한 실험을 통하여 확인할 수 있었다.

• 대한임베디드공학회논문지
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• 제16권6호
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• pp.259-266
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• 2021

Edge Computing enables real-time big data processing by performing computing close to the physical location of the user or data source. However, in an edge computing environment, various situations that affect big data processing performance may occur depending on temporary service requirements or changes of physical resources in the field. In this paper, we proposed a BigCrawler system that dynamically configures the computing module and storage module according to the big data collection status and computing resource usage status in the edge computing environment. And the feature of big data processing workload according to the arrangement of computing module and storage module were analyzed.

• 대한전자공학회논문지SD
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• 제42권2호
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• pp.57-64
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• 2005

본 논문에서는 내장된 메모리의 테스트를 편리하게 하기 위하여 간단한 사용자 설정에 의해 자동으로 BIST IP를 생성해 내는 범용 CAD 툴을 개발하였다. 기존의 툴들은 널리 사용되고 있는 알고리즘에 국한되어 있어 메모리의 모델이 변하게 되면 다시 메모리 모델에 따라 BIST IP를 설계해야 하는 번거로움이 있었다. 하지만 본 논문에서는 사용자가 원하는 메모리 모델에 따라 알고리즘을 적용해 자동으로 BIST IP를 생성해 주는 툴을 개발하였다. 내장된 메모리로는 리프레쉬가 필요 없는 다중-포트 비동기식 SRAM이 가장 많이 사용되며, 본 연구에서는 이중-포트 SRAM에 대하여 연구 하였다.

• 대한임베디드공학회논문지
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• 제7권5호
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• pp.267-275
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• 2012

In this paper, we present the model-based autonomic computing framework for a cyber-physical system which provides a self-management and a self-adaptation characteristics. A development process using this framework consists of two phases: a design phase in which a developer models faults, normal status constrains, and goals of the CPS, and an operational phase in which an autonomic computing engine operates monitor-analysis-plan-execute(MAPE) cycle for managed resources of the CPS. We design a hierachical architecture for autonomic computing engines and adopt the Model Reference Adaptive Control(MRAC) as a basic feedback loop model to separate goals and resource management. According to the GroundVehicle example, we demonstrate the effectiveness of the framework.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권3호
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• pp.207-220
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• 2011

Coarse-grained reconfigurable architecture (CGRA) based embedded systems aims to achieve high system performance with sufficient flexibility to map a variety of applications. However, the CGRA has been considered as prohibitive one due to its significant area/power overhead and performance bottleneck. In this work, I propose reconfigurable multi-array architecture to reduce power/area and enhance performance in configurable embedded systems. The CGRA-based embedded systems that consist of hierarchical configurable computing arrays with varying size and communication speed were examined for multimedia and other applications. Experimental results show that the proposed approach reduces on-chip area by 22%, execution time by up to 72% and reduces power consumption by up to 55% when compared with the conventional CGRA-based architectures.

• 한국멀티미디어학회논문지
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• 제13권8호
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• pp.1194-1201
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• 2010

현재 임베디드 시스템은 디지털 셋톱박스, 모바일 폰, USN 등 유비쿼터스 환경에 응용을 위해 널리 이용되고 있으며 필수적으로 내장된 것인 만큼 보안의 중요성 또한 점점 확대되어가고 있는 추세이다. 본 논문은 지난 2006년 12월에 제정된 국내 TTA 표준인 임베디드 운영체제 보안 참조 모델을 기반으로 주요 보안 요구사항 중 하나인 타겟시스템에서의 새로운 무결성 검증 방법을 제안하고자 한다. 제안된 방법은 기존 [2,6]에서 제안한 방법에 비해 향상된 효율성을 제공한다.

• 대한임베디드공학회논문지
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• 제18권4호
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• pp.165-172
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• 2023

Heterogeneous computing is a technology that utilizes different types of processors to perform parallel processing. It maximizes task processing and energy efficiency by leveraging various computing resources such as CPUs, GPUs, and FPGAs. On the other hand, edge computing has developed with IoT and 5G technologies. It is a distributed computing that utilizes computing resources close to clients, thereby offloading the central server. It has evolved to intelligent edge computing combined with artificial intelligence. Intelligent edge computing enables total data processing, such as context awareness, prediction, control, and simple processing for the data collected on the edge. If heterogeneous computing can be successfully applied in the edge, it is expected to maximize job processing efficiency while minimizing dependence on the central server. In this paper, experiments were conducted to verify the feasibility of various parallel programming models on high-end and low-end edge devices by using benchmark applications. We analyzed the performance of five parallel programming models on the Raspberry Pi 4 and Jetson Orin Nano as low-end and high-end devices, respectively. In the experiment, OpenACC showed the best performance on the low-end edge device and OpenSYCL on the high-end device due to the stability and optimization of system libraries.

• 대한전자공학회논문지SD
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• 제46권12호
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• pp.73-79
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• 2009

최근 VLSI 회로 직접도가 급속도로 증가함에 따라 하나의 시스템 칩에 고밀도와 고용량의 내장 메모리(Embedded Memory)가 구현되고 있다. 고장난 메모리를 여분 메모리(Spare Memory)로 재배치함으로써 메모리 수율 향상과 사용자에게 메모리를 투명하게 사용할 수 있도록 제공할 수 있다. 본 논문에서는 고장난 메모리 부분을 여분 메모리의 행과 열 메모리 사용으로 고장난 메모리를 고장이 없는 메모리처럼 사용할 수 있도록 여분 메모리 재배치 알고리즘인 MRI를 제안하고자 한다.