• 한국재료학회지
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• 제11권1호
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• pp.48-54
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• 2001

고순도알루미늄 유전체의 내부표면적을 증가시키기 위하여 1M의 염산 에칭용액에 첨가제를 사용했을 때 나타나는 에칭특성의 변화를 조사하였다. 염산용액에 에틸렌글리콜이 첨가된 혼합용액에서 에칭을 실시했을 경우 알루미늄 기지 표면에 미세하고 균일한 에치피트가 형성되어 표면적 증가 효과가 크게 나타났으며, 또한 양극 산화 후 측정된 정전용량의 결과에서도 에틸렌 글리콜이 첨가된 에칭액에서 제조된 유전체는 표면적 증가에 의한 높은 정전용량 값을 나타냈다.

• 대한기계학회논문집A
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• 제36권12호
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• pp.1497-1502
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• 2012

복잡한 구조와 다채로운 기능을 수행하는 사람 손의 기능을 모사하는 로봇 손을 제작함에 있어서 유연성 있는 구동기와 센서의 개발이 필수적으로 요구되고 있다. 본 논문에서는 전기활성 고분자를 기반으로 하여 로봇 손에 사용될 수 있는 구동기와 슬립센서의 설계, 제작 및 성능검증에 대한 내용을 소개한다. 전기활성 고분자는 필름형태로 제작되며 양단에 전압을 가하여 수축과 팽창에 따른 움직임이 발생하게 한다. 이와 반대로 전기활성 고분자에 외부의 압력으로 인해 두께나 면적의 변화가 발생하게 되면 정전용량의 변화가 발생하게 된다. 이러한 에너지의 변화소자를 이용하여 구동기와 센서로 이용하였다. 본 논문에서는 전기활성 고분자를 이용한 구동기와 센서를 제시하고 성능평가를 통해 새로운 로봇 손용 에너지 변환 소자로서의 가능성을 연구하였다.

• 한국전기전자재료학회논문지
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• 제19권9호
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• pp.808-812
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• 2006

In this dissertation, Ru-Zr metal gate electrode deposited on two kinds of dielectric were formed for MOS capacitor. Sample co-sputtering method was used as a alloy deposition method. Various atomic composition was achieved when metal film was deposited by controlling sputtering power. To study the characteristics of metal gate electrode, C-V(capacitance-voltage) and I-V(current-voltage) measurements were performed. Work function and equivalent oxide thickness were extracted from C-V curves by using NCSU(North Carolina State University) quantum model. After the annealing at various temperature, thermal/chemical stability was verified by measuring the variation of effective oxide thickness and work function. This dissertation verified that Ru-Zr gate electrodes deposited on $SiO_{2}\;and\;ZrO_{2}$ have compatible work functions for NMOS at the specified atomic composition and this metal alloys are thermally stable. Ru-Zr metal gate electrode deposited on $SiO_{2}\;and\;ZrO_{2}$ exhibit low sheet resistance and this values were varied with temperature. Metal alloy deposited on two kinds of dielectric proposed in this dissertation will be used in company with high-k dielectric replacing polysilicon and will lead improvement of CMOS properties.

• Transactions on Electrical and Electronic Materials
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• 제5권5호
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• pp.169-172
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• 2004

Deep sub-micron device required to get the superior ultra thin gate oxide characteristics. In this research, I will recommend a novel shallow trench isolation structure(STI) for thin gate oxide and a $N_2$O gate oxide 30 $\AA$ by NO ambient process. The local oxidation of silicon(LOCOS) isolation has been replaced by the shallow trench isolation which has less encroachment into the active device area. Also for $N_2$O gate oxide 30 $\AA$, ultra thin gate oxide 30 $\AA$ was formed by using the $N_2$O gate oxide formation method on STI structure and LOCOS structure. For the metal electrode and junction, TiSi$_2$ process was performed by RTP annealing at 850 $^{\circ}C$ for 29 sec. In the viewpoints of the physical characteristics of MOS capacitor, STI structure was confirmed by SEM. STI structure was expected to minimize the oxide loss at the channel edge. Also, STI structure is considered to decrease the threshold voltage, result in a lower Ti/TiN resistance( Ω /cont.) and higher capacitance-gate voltage(C- V) that made the STI structure more effective. In terms of the TDDB(sec) characteristics, the STI structure showed the stable value of 25 % ～ 90 % more than 55 sec. In brief, analysis of the ultra thin gate oxide 30 $\AA$ proved that STI isolation structure and salicidation process presented in this study. I could achieve improved electrical characteristics and reliability for deep submicron devices with 30 $\AA$ $N_2$O gate oxide.

• 한국정보통신학회논문지
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• 제22권8호
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• pp.1068-1075
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• 2018

본 논문에서는 위상고정 상태에 따라 활성화 되는 루프가 다르게 설정하고, 두 개의 입력을 가지는 전압제어발진기를 사용하여 스퍼를 억제함과 동시에 루프필터의 크기를 줄이는 위상고정루프를 제안하였다. 동작 상태에 따른 안정도 분석을 통하여 위상고정 후에는 위상고정루프가 안정적으로 동작되게 설계하였다. 일반적으로 루프 필터의 커패시터는 위상고정루프에서 큰 면적을 차지한다. 두 개의 전하펌프에 의한 동시 충 방전 동작을 통해 커패시터의 유효커패시턴스를 증가시켜 루프필터 크기를 줄일 수 있으며, 서로 반대 위상으로 동작하는 두 개의 신호를 입력으로 가지는 전압제어발진기로 스퍼의 크기를 억제할 수 있었다. 위상고정 상태를 알려주는 LSI(Locking Status Indicator)를 사용하여 위상고정 시간은 $80{\mu}s$가 되도록 하였다. 제안된 위상고정루프는 1.8V의 공급전압과 $0.18{\mu}m$ CMOS공정을 사용하여 설계하였다.

• 대한전자공학회논문지SD
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• 제41권3호
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• pp.45-54
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• 2004

릿지 형태 CPW 진행파형 전계 흡수 광 변조기와 광 검출기의 구조에 있어서 마이크로파의 특성은 도파관을 형성하는 진성 영역의 폭, 두께, 신호전극과 접지 전극사이의 거리의 영향을 받게 된다. 이러한 요소들은 소자에 존재하는 캐패시턴스(C)와 인덕턴스(L)의 크기를 변화시키게 되며 마이크로파의 유효 굴절률과 특성 임피던스를 결정하게 된다. 하지만 기존의 논문들은 전계와 자계의 분포에 따라 마이크로스트립과 CPW로 각각 근사화하여 해석했다. 본 논문에서는 FDTD를 이용해 릿지형태 CPW 진행파형 구조의 마이크로파 특성을 분석하고 C와 L의 정량적인 값을 구했으며 이를 등가회로의 회로 소자로써 적용 시켰다. 등가회로에서 구해진 마이크로파의 특성은 FDTD 결과와 거의 일치함을 보였다.

• 한국전기전자재료학회논문지
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• 제11권1호
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• pp.33-40
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• 1998

The composite SiO$_2$/Si$_3$N$_4$/SiO$_2$(ONO) film formed by oxidation on nitride film has been widely studied as DRAM stacked capacitor multi-dielectric films. Load lock(L/L) LPCVD system by HF cleaning is used to improve electrical capacitance and to scale down of effective thickness for memory device, but is brings a new problem. Nitride film deposited using HF cleaning shows selective deposition on poly silicon and oxide regions of capacitor. This problem is avoidable by carpeting chemical oxide using $H_2O$$_2$cleaning before nitride deposition. In this paper, we study the limit of nitride thickness for abnormal oxidation and the initial deposition time for nitride deposition dependent on underlayer materials. We proposed an advanced fabrication process for stacked capacitor in order to avoid selective deposition problem and show the usefulness of nitride deposition using L/L LPCVD system by $H_2O$$_2$cleaning. The natural oxide thickness on polysilicon monitor after HF and $H_2O$$_2$cleaning are measured 3~4$\AA$, respectively. Two substrate materials have the different initial nitride deposition times. The initial deposition time for polysilicon is nearly zero, but initial deposition time for oxide is about 60seconds. However the deposition rate is constant after initial deposition time. The limit of nitride thickness for abnormal oxidation under the HF and $H_2O$$_2$cleaning method are 60$\AA$, 48$\AA$, respectively. The results obtained in this study are useful for developing ultra thin nitride fabrication of ONO scaling and for avoiding abnormal oxidation in stacked capacitor application.

• 한국전자파학회논문지
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• 제17권11호
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• pp.1089-1095
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• 2006

본 논문에서는 적층 PCB에 전송 영점을 갖는 3차원의 대역 통과 필터의 회로 해석을 하였다. 대역 통과 필터의 등가 회로는 고주파 네트웍 해석에 의해 계산되어졌다. 기존의 논문들은 분포 정수 소자의 영향을 제외한 회로 모델을 구성하였지만, 제안된 모델은 이에 대한 영향을 포함한다. 그 결과 인덕터들의 내부 전기적 성분으로부터 상호 커패시턴스를 추출함으로써 하나의 전송 영점을 갖는 적층 PCB 대역 통과 필터를 설계하였다. 구조의 크기는 단지 $10mm{\times}20mm{\times}1.2mm$이다. 대역 통과 필터의 측정된 데이터는 중심 주파수인 1.84 GHz에서 1.9 dB의 삽입 손실과, 28 dB의 반사 손실을 가지며, 차단 주파수인 2.78 GHz에서 43 dB의 감쇠 특성을 보인다.

• 마이크로전자및패키징학회지
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• 제6권4호
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• pp.49-53
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• 1999

본 연구에서는 기존의 구조와 대등한 용량을 가지면서도 module내부에서 capacitor가 차지하는 부피를 최소화하고, 특히 기생 직렬 인덕턴스 값을 최소화할 수 있는 구조를 고안하였다. 이 과정에서 위에서 언급한 via의 위치, 길이, 개수등에 의한 특성을 분석하고 이를 최적화 하였다. HP사의 HFSS를 통해 이 구조의 특성을 검증하고 등가 회로 분석을 통해 기생 직렬 인덕턴스 값을 계산하였다. 이를 화인하기 위해 LTCC재료를 이용하여 실제로 시작품을 제작하여 직접 측정하였다. 이러한 buried type의 수동소자를 가장 정확하게 측정할 수 있는 방법을 고안하였고, 이 과정에서 측정을 위한 via, strip line 의 특성들을 모두 수치화하여 내장되어 있는 capacitor 만의 특성을 얻어내었다.

• 한국정보과학회논문지:시스템및이론
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• 제26권10호
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• pp.1275-1283
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• 1999

본 논문은 CMOS 디지털 회로에서의 전력 소모의 주원인인 신호의 천이중에서 회로의 동작에 직접적인 영향을 미치지 않는 불필요한 신호의 천이인 글리치를 줄이기 위한 효율적인 알고리즘을 제시한다. 제안된 알고리즘은 회로의 지연 증가 없이 게이트 사이징과 버퍼 삽입에 의해 경로 균등(path balancing)을 이룸으로써 글리치를 감소시킨다. 경로 균등화를 위하여 먼저 게이트 사이징을 통해 글리치의 감소와 동시에, 게이트 크기의 최적화를 통해 회로 전체의 캐패시턴스까지 줄일 수 있으며, 게이트 사이징 만으로 경로 균등화가 이루어지지 않을 경우 버퍼 삽입으로 경로 균등화를 이루게 된다. 버퍼 자체에 의한 전력 소모 증가보다 글리치 감소에 의한 전력 감소가 큰 버퍼를 선택하여 삽입한다. 이때 버퍼 삽입에 의한 전력 감소는 다른 버퍼의 삽입 상태에 따라 크게 달라질 수 있어 ILP (Integer Linear Program)를 이용하여 적은 버퍼 삽입으로 전력 감소를 최대화 할 수 있는 저전력 설계 시스템을 구현하였다. 제안된 알고리즘은 LGSynth91 벤치마크 회로에 대한 테스트 결과 회로의 지연 증가 없이 평균적으로 30.4%의 전력 감소를 얻을 수 있었다.Abstract This paper presents an efficient algorithm for reducing glitches caused by spurious transitions in CMOS logic circuits. The proposed algorithm reduces glitches by achieving path balancing through gate sizing and buffer insertion. The gate sizing technique reduces not only glitches but also effective capacitance in the circuit. In the proposed algorithm, the buffers are inserted between the gates where power reduction achieved by glitch reduction is larger than the additional power consumed by the inserted buffers. To determine the location of buffer insertion, ILP (Integer Linear Program) has been employed in the proposed system. The proposed algorithm has been tested on LGSynth91 benchmark circuits. Experimental results show an average of 30.4% power reduction.