• 대한전자공학회논문지SD
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• 제43권6호
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• pp.47-52
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• 2006

본 논문에서는 130nm 이하의 초미세 공정을 위한 저전력 32비트$\times$32비트 곱셈기를 제안한다. 공정이 미세화 되어감에 따라 누설 전류에 의한 정적 전력이 급격하게 증가하여 동적 전력에 비해 무시하지 못할 수준에까지 이르게 된다. 최근 들어 동적 전력과 정적 전력을 동시에 줄일 수 있는 방법으로 MTCMOS에 기반하는 전원 차단 방법이 널리 쓰이고 있지만, 대규모 블록의 전원이 복귀될 때 심각한 전원 잡음이 발생하는 단점이 있다. 따라서 제안하는 곱셈기는 파이프라인 스테이지를 따라 순차적으로 전원을 차단하고 복귀함으로 전원 잡음을 완화시킨다. $0.35{\mu}m$ 공정에서 칩 제작 후 측정하고 130nm 및 90m 공정에서 게이트-트랜지션 수준 모의실험을 실시한 결과 유휴 상태에서의 전력 소모는 $0.35{\mu}m$, 130nm 및 90nm 공정에서 각각 $66{\mu}W,\;13{\mu}W,\;6{\mu}W$이었으며 동작 시 전력 소모의 $0.04\sim0.08%$에 불과하였다. 기존의 클록 게이팅 기법은 공정이 미세화되어감에 따라 전력 감소 효율이 떨어지지만 제안하는 곱셈기에서는 이러한 문제점이 발생하지 않았다.

• 한국콘텐츠학회논문지
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• 제7권6호
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• pp.69-78
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• 2007

오늘날의 내장형 이동 시스템은 MP3플레이어나 디지털 캠코더와 같이 하나의 기능만을 지원했던 단일 응용프로그램 시스템에서 PMP(Portable Multimedia Player), PDA(Personal Digital Assistants)와 같이 MPEG, W3플레이어, 전자사전, DMB(Digital Multimedia Broadcasting), 게임, 통신 기능 등을 모두 포함하는 하나의 디지털 컨버전스 기기로 변화해가고 있다. 이러한 변화는 CPU 성능 향상과 메모리, 저장장치의 증가, LCD의 크기 증가와 같은 하드웨어적인 요구사항의 증가로 이어졌고, 이로 인해 단말기에서 소모하는 전력이 그에 비례하여 증가하였다. 소모 전력의 증가에 따른 배터리 용량의 증가는 더딘 상황이며, 이를 해결하기 위해 소프트웨어적으로 소모 전력을 감축시키는 연구들이 많이 진행되고 있다. 본 논문에서는 소모 전력 감축 기법이 적용된 실시간 운영체제 UbiFOSTM을 ARM9계열의 MBA2440에 탑재하였다. 전력 감축 기법으로 시스템 작업량 관찰에 기반한 동적 전력 관리 기법과 장치 전력 관리기법을 적용하였다. 본 논문의 저전력 기법을 통해 작업량에 따라 24% 이상의 소모 전력 감축효과가 있음을 확인하였다.

• 한국통신학회논문지
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• 제29권9A호
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• pp.1091-1100
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• 2004

본 논문은 최적 모듈 선택 아키텍쳐 합성을 위한 천력 감소 Force-directed 스케줄링을 제안한다. 제안한 전력 강소 스케줄링은 행위 수준 언어를 업력으로 스위칭 활동-(switching activity) 을 고려하여 기존의 FDS 스케쥴링을 저 전력으로 고려한 FDS_LP 앙고리듬을 수행한다. 제안한 FDSL LP 알고리듬은 스위칭 활동을 최소로 하는 동적 파워를 포스 개념에 적용하여 전력 감소를 수행한다. 모듈 선택에서는 전력, 면적, 지연의 매개 변수를 고려하여 최척 모율 성택 RT 라이브러리를 구축한다. 구축한 RT 라이브러리에서 최적 파라메터를 구하기 위해서 프렌치 앤드 바운드 방법을 사용한 최걱 요율 선택 방법을 제안한다. 비교 실험에서는 최적 모율 선택을 고려한 제안한 FDS LP 앙고리듬과 기존의 FDS 알고리듬간의 전력 차이를 비교하여 최대 23.9 % 까지 전력 감소를 얻을 수 있다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제10권4호
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• pp.282-291
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• 2010

This paper presents a full-CMOS transmitter and receiver for VDSL2 systems. The transmitter part consists of the low-pass filter, programmable gain amplifier (PGA) and 14-bit DAC. The receiver part consists of the low-pass filter, variable gain amplifier (VGA), and 13-bit ADC. The low pass filter and PGA are designed to support the variable data rate. The RC bank sharing architecture for the low pass filter has reduced the chip size significantly. And, the 80 Msps, high resolution DAC and ADC are integrated to guarantee the SNR. Also, the transmitter and receiver are designed to have a wide dynamic range and gain control range because the signal from the VDSL2 line is variable depending on the distance. The chip is implemented in 0.25 ${\mu}m$ CMOS technology and the die area is 5 mm $\times$ 5 mm. The spurious free dynamic range (SFDR) and SNR of the transmitter and receiver are 67.5 dB and 41 dB, respectively. The power consumption of the transmitter and receiver are 160 mW and 250 mW from the supply voltage of 2.5 V, respectively.

• 한국지능시스템학회논문지
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• 제15권6호
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• pp.736-741
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• 2005

다단계 호핑(multi-hop) 무선 센서네트워크의 라우팅 경로를 설정하는데 있어서 데이터 전송의 요구가 있는 경우에만 경로를 만드는 Demand-Driven 방식의 대표적인 방법이 DSR(Dynamic Source Routing)인데 라우트 레코드를 패킷에 실어 보내기 때문에 이 또한 센서노드들의 수가 많아질수록 패킷이 무거워질 수밖에 없다. 본 논문에서는 DSR 프로토콜을 기반하면서도 라우팅 테이블을 적절히 이용하여 노드 수 증가에 대해 고정된 패킷크기를 가지도록 하였으며 라우팅 비용함수를 적용하여 각 센서노드들의 전원 소모량, 이동성(Mobility), 네트워크 내에서의 Traffic, 거리(Hop) 등을 복합적으로 고려한 안정적이고 신뢰성 있는 최적의 라우팅 설정알고리즘을 제안한다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제3권4호
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• pp.211-216
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• 2003

This work describes a 3 V 12b 100 MS/s CMOS digital-to-analog converter (DAC) for high-speed communication system applications. The proposed DAC is composed of a unit current-cell matrix for 8 MSBs and a binary-weighted array for 4 LSBs, trading-off linearity, power consumption, chip area, and glitch energy with this process. The low-glitch switch driving circuits are employed to improve linearity and dynamic performance. Current sources of the DAC are laid out separately from the current-cell switch matrix core block to reduce transient noise coupling. The prototype DAC is implemented in a 0.35 um n-well single-poly quad-metal CMOS technology and the measured DNL and INL are within ${\pm}0.75$ LSB and ${\pm}1.73$ LSB at 12b, respectively. The spurious-free dynamic range (SFDR) is 64 dB at 100 MS/s with a 10 MHz input sinewave. The DAC dissipates 91 mW at 3 V and occupies the active die area of $2.2{\;}mm{\;}{\times}{\;}2.0{\;}mm$

• IEIE Transactions on Smart Processing and Computing
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• 제3권2호
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• pp.96-102
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• 2014

The embedded processor market has grown rapidly and consistently with the appearance of mobile devices. In an embedded system, the power consumption and execution time are important factors affecting the performance. The system performance is determined by both hardware and software. Although the hardware architecture is high-end, the software runs slowly due to the low quality of codes. This study compared the performance of two major compilers, LLVM and GCC on a32-bit EISC embedded processor. The dynamic instructions and static code sizes were evaluated from these compilers with the EEMBC benchmarks.LLVM generally performed better in the ALU intensive benchmarks, whereas GCC produced a better register allocation and jump optimization. The dynamic instruction count and static code of GCCwere on average 8% and 7% lower than those of LLVM, respectively.

• 대한의용생체공학회:의공학회지
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• 제36권4호
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• pp.86-94
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• 2015

In order for medical devices to be used outside hospital, they have to be not only of small size but also power consumption has to be kept at low level. This study investigates the feasibility of application of ADS1298 ECG single-chip solution developed by Texas Instruments Inc. for use in development of a new platform for diagnostic resting ECG. To prove the feasibility of commercial products based on the ADS1298 chip, the performance of the ADS1298 chip was measured in terms of input impedance, common mode rejection, frequency response, and input dynamic range using the testing method under the suitability criteria of the IEC 60601-2-25 standard. Result of the this study shows that commercialization of the ECG products based on the ADS1298 ECG single-chip solution that satisfies the international standards would be possible, if the manufactures take the filter characteristics into account in building a new platform for diagnostic resting ECG.

• 드라이브 ㆍ 컨트롤
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• 제15권2호
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• pp.46-51
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• 2018

Many research studies have been carried out related to saving energy and environmental pollution in the field of construction machinery. The best solution for reducing the related environmental pollution is to reduce fuel consumption by upgrading the energy efficiency of machinery used in this field. An efficiency upgrade in the field of construction machinery would mean minimizing the pressure loss in hydraulic pipe lines or achieving optimal operating conditions while responding to a load. One way to achieve this is to make an equivalent circuit, like an electrohydrostatic actuator, or to improve the spool type valve using the 4/3 way method. This study deals with an electrohydraulic proportional flow control valve. SimulationX software is used as a simulation tool for analyzing the dynamic characteristics. The analysis results, including the performance and characteristics of design parameters, are discussed and the validity of the theoretical analysis is also evaluated.

• 전자공학회논문지
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• 제54권1호
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• pp.26-32
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• 2017

본 논문에서는 설계 요구가 높고, 전력 소모가 높은 opamp를 이용하는 기존의 능동형 적분기를, 수동형 적분기로 대체하여 고속의 저전력, 고해상도 특성을 갖는 incremental delta-sigma ADC를 소개한다. 능동형 적분기에서 수동형 적분기로의 변환을 위해, 기존의 능동형 적분기의 특성을 분석하였다. 이를 바탕으로 opamp의 설계 요구를 낮추고, 더 나아가 opamp를 사용하지 않는 저전력의 수동형 적분기를 제안하였다. 65nm 공정을 이용하여 수동형 적분기로 구성된 1차 single-bit incremental delta-sigma ADC를 설계하였다. Transistor-level 시뮬레이션 결과, 이는 supply 전압이 1.2V인 상황에서 modulator만 0.6uW, digital filter를 포함한 ADC 전체에서 6.25uW를 소모하며 BW 22KHz, SNDR 71dB, dynamic range 74.6dB을 달성하였다.